参数资料
型号: ADG2128BCPZ-REEL
厂商: Analog Devices Inc
文件页数: 27/28页
文件大小: 0K
描述: IC CROSSPOINT SWIT 8X12 32LFCSP
产品培训模块: Switch Fundamentals
产品变化通告: Interface Change Notice 12/Apr/2010
标准包装: 5,000
功能: 交叉点开关
电路: 1 x 8:12
导通状态电阻: 50 欧姆
电压电源: 单/双电源
电压 - 电源,单路/双路(±): 12V,±15V
电流 - 电源: 50nA
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 32-VFQFN 裸露焊盘,CSP
供应商设备封装: 32-LFCSP-VQ(5x5)
包装: 带卷 (TR)
配用: EVAL-ADG2128EBZ-ND - BOARD EVAL FOR ADG2128
ADG2128
Data Sheet
Rev. D | Page 8 of 28
ADG2108 Limit at T
MIN, TMAX
Parameter1
Conditions
Min
Max
Unit
Description
t
11
Standard mode
1000
ns
t
RCL, rise time of SCL signal
Fast mode
20 + 0.1 C
B
300
ns
High speed mode2
C
B = 100 pF maximum
10
40
ns
C
B = 400 pF maximum
20
80
ns
t
11A
Standard mode
1000
ns
t
RCL1, rise time of SCL signal after a repeated start
Fast mode
20 + 0.1 C
B
300
ns
condition and after an acknowledge bit
High speed mode2
C
B = 100 pF maximum
10
80
ns
C
B = 400 pF maximum
20
160
ns
t
12
Standard mode
300
ns
t
FCL, fall time of SCL signal
Fast mode
20 + 0.1 C
B
300
ns
High speed mode2
C
B = 100 pF maximum
10
40
ns
C
B = 400 pF maximum
20
80
ns
t
SP
Fast mode
0
50
ns
Pulse width of suppressed spike
High speed mode2
0
10
ns
1 Guaranteed by initial characterization. All values measured with input filtering enabled. C
B refers to capacitive load on the bus line; tR and tF are measured between
0.3 VDD and 0.7 VDD.
2 High speed I2C is available only in -HS models.
3 A device must provide a data hold time for SDA to bridge the undefined region of the SCL falling edge.
TIMING DIAGRAM
P
S
P
SDA
SCL
S = START CONDITION
P = STOP CONDITION
t7
t6
t4
t2
t11
t12
t1
t3
t5
t6
t10
t8
t9
05464-
002
Figure 2. Timing Diagram for 2-Wire Serial Interface
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