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参数资料
| 型号： | ADM1075-1ACPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 7/52页 |
| 文件大小： | 0K |
| 描述： | IC HOT SWAP CTRLR -48V 28LFCSP |
| 标准包装： | 1 |
| 类型： | 热交换控制器 |
| 应用： | -48V 远程电力系统，高可用性，电信/数据通信系统 |
| 内部开关： | 无 |
| 电流限制： | 可调 |
| 电源电压： | -35 V ~ -80 V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-WFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 28-LFCSP-WQ（5x5） |
| 包装： | 托盘 |
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Data Sheet
ADM1075
Parameter
Total Response Time
Min
180
610
7
45
Typ
Max
300
950
13
60
Unit
ns
ns
μs
μs
Test Conditions/Comments
V ISET > 1.65 V; V SS ≥ 2 V; V SENSE step from 36 mV to 104 mV;
optional select through PMBus
V ISET > 1.65 V; V SS ≥ 2 V; V SENSE step from 36 mV to 104 mV;
default at power-up
V ISET > 1.65 V; V SS ≥ 2 V; V SENSE step from 36 mV to 104 mV;
optional select through PMBus
V ISET > 1.65 V; V SS ≥ 2 V; V SENSE step from 36 mV to 104 mV;
optional select through PMBus
SOFT START
SS Pull-Up Current, I SS
Default V SENSECL Limit
SS Pull-Down Current
?11.5
0.6
1.2
?10
1.25
2.5
100
?8.5
1.9
3.8
μA
mV
mV
μA
V SS = 0V
When V SENSE reaches this level, I SS is enabled, ramping;
V SS = 0 V; ADM1075-1 only (gain = 50)
When V SENSE reaches this level, I SS is enabled, ramping;
V SS = 0 V; ADM1075-2 only (gain = 25)
V SS = 1 V
TIMER
Timer Pull-Up Current (POR), I TIMERUPPOR
Timer Pull-Up Current (OC Fault), I TIMERUPFLT
Timer Pull-Down Current (Retry), I TIMERDNRT
Timer Retry/OC Fault Current Ratio
Timer Pull-Down Current (Hold), I TIMERDNHOLD
Timer High Threshold, V TIMERH
Timer Low Threshold, V TIMERL
?4
?63
1.7
0.98
0.03
?3
?60
2
3.33
100
1.0
0.05
?2
?57
2.3
1.02
0.07
μA
μA
μA
%
μA
V
V
Initial power-on reset; V TIMER = 0.5 V
Overcurrent fault; 0.05 V ≤ V TIMER ≤ 1 V
After a fault when GATE is off; V TIMER = 0.5 V
Defines the limits of the autoretry duty cycle
Holds TIMER at 0 V when inactive; V TIMER = 0.5 V
PLIM
PLIM Active Threshold
Input Current, I PLIM
Minimum Current Clamp, V ICLAMP
0.08
75
0.09
100
0.1
100
125
V
nA
mV
V ISET > 1.65 V
V PLIM ≤ 1 V
V PLIM = 1.2 V; V SENSE_IMIN = (V ICLAMP ÷ gain) = minimum
allowed current control
DRAIN
DRAIN Voltage at Which PWRGD Asserts
1.9
2
2.1
V
I DRAIN ≤ 50 μA
ADC_AUX/ADC_V
Input Current
100
nA
0 V ≤ V ADC ≤ 1.5 V
SHDN PIN
Input High Voltage, V IH
Input Low Voltage, V IL
Glitch Filter
1.1
1
0.8
V
V
μs
Internal Pull-Up Current
8
μA
Pull-up to VIN
RESTART PIN
Input High Voltage, V IH
Input Low Voltage, V IL
Glitch Filter
1.1
1
0.8
V
V
μs
Internal Pull-Up Current
8
μA
Pull-up to VIN
SPLYGD PIN
Output Low Voltage, V OL_LATCH
Leakage Current
0.4
1.5
100
1
V
V
nA
μA
I SPLYGD = 1 mA
I SPLYGD = 5 mA
V SPLYGD ≤ 2 V; SPLYGD pin disabled
V SPLYGD ≤ 14 V; SPLYGD pin disabled
LATCH PIN
Output Low Voltage, V OL_LATCH
Leakage Current
0.4
1.5
100
1
V
V
nA
μA
I LATCH = 1 mA
I LATCH = 5 mA
V LATCH ≤ 2 V; LATCH pin disabled
V LATCH ≤ 14 V; LATCH pin disabled
GPO1/ALERT1/CONV PIN
Output Low Voltage, V OL_GPO1
0.4
1.5
V
V
I GPO = 1 mA
I GPO = 5 mA
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