参数资料
| 型号： | ADN2815ACPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 2/24页 |
| 文件大小： | 0K |
| 描述： | IC CLK/DATA REC 1.25GBPS 32LFCSP |
| 标准包装： | 1 |
| 类型： | 时钟和数据恢复（CDR），多路复用器 |
| PLL： | 是 |
| 主要目的： | SONET/SDH |
| 输入： | CML |
| 输出： | LVDS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:2 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 1.25GHz |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-VQ（5x5） |
| 包装： | 托盘 |
ADN2815
Data Sheet
Rev. C | Page 10 of 24
Table 6. Internal Register Map1
Reg Name
R/W
Address
D7
D6
D5
D4
D3
D2
D1
D0
FREQ0
R
0x0
MSB
LSB
FREQ1
R
0x1
MSB
LSB
FREQ2
R
0x2
0
MSB
LSB
RATE
R
0x3
COARSE_RD[8] MSB
Coarse Data Rate Readback
COARSE_RD[1]
MISC
R
0x4
x
Static
LOL
Status
Data Rate
Measure
Complete
x
COARSE_RD[0] LSB
CTRLA
W
0x8
FREF Range
Data Rate/DIV_FREF Ratio
Measure Data Rate
Lock to Reference
CTRLB
W
0x9
Config
LOL
Reset
MISC[4]
System
Reset
0
Reset
MISC[2]
0
CTRLC
W
0x11
0
SQUELCH Mode
Output Boost
1
All writeable registers default to 0x00.
Table 7. Miscellaneous Register, MISC
Static LOL
LOL Status
Data Rate Measurement Complete
Coarse Rate Readback LSB
D7
D6
D5
D4
D3
D2
D1
D0
x
0 = Waiting for next LOL
0 = Locked
0 = Measuring data rate
x
COARSE_RD[0]
1 = Static LOL until reset
1 = Acquiring
1 = Measurement complete
Table 8. Control Register, CTRLA1
FREF Range
Data Rate/Div_FREF Ratio
Measure Data Rate
Lock to Reference
D7
D6
D5
D4
D3
D2
D1
D0
0
10 MHz to 20 MHz
0
1
Set to 1 to measure data rate
0 = Lock to input data
0
1
20 MHz to 40 MHz
0
1
2
1 = Lock to reference clock
1
0
40 MHz to 80 MHz
0
1
0
4
1
80 MHz to 160 MHz
n
2n
1
0
256
1
Where DIV_FREF is the divided down reference referred to the 10 MHz to 20 MHz band (see the Reference Clock (Optional) section).
Table 9. Control Register, CTRLB
Config LOL
Reset MISC[4]
System Reset
Reset MISC[2]
D7
D6
D5
D4
D3
D2
D1
D0
0 = LOL pin normal operation
Write a 1 followed by
0 to reset MISC[4]
Write a 1 followed by
0 to reset ADN2815
Set to 0
Write a 1 followed by
0 to reset MISC[2]
Set to 0
1 = LOL pin is static LOL
Table 10. Control Register, CTRLC
SQUELCH Mode
Output Boost
D7
D6
D5
D4
D3
D2
D1
D0
Set to 0
0 = SQUELCH CLK and DATA
0 = Default output swing
1 = SQUELCH CLK or DATA
1 = Boost output swing
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PDF描述 |
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参数描述 |
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| ADN2816ACPZ | 制造商:Analog Devices 功能描述:CLOCK & DATA RECOVERY, 160MHZ, 111mA, LF |
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