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参数资料
| 型号： | ADS1241E/1K |
| 厂商： | Texas Instruments |
| 文件页数： | 27/30页 |
| 文件大小： | 0K |
| 描述： | IC ADC 24-BIT SER PROGBL 28-SSOP |
| 产品培训模块： | Data Converter Basics |
| 视频文件： | Nuts and Bolts of the Delta-Sigma Converter |
| 标准包装： | 1 |
| 位数： | 24 |
| 采样率（每秒）： | 15 |
| 数据接口： | 串行，SPI? |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 1.9mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-SSOP（0.209"，5.30mm 宽） |
| 供应商设备封装： | 28-SSOP |
| 包装： | 标准包装 |
| 输入数目和类型： | 8 个单端，单极；4 个差分，单极 |
| 其它名称： | 296-25895-6 |
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ADS1240, 1241
6
SBAS173F
www.ti.com
SPEC
DESCRIPTION
MIN
MAX
UNITS
t1
SCLK Period
4tOSC Periods
3
DRDY Periods
t2
SCLK Pulse Width, HIGH and LOW
200
ns
t3
CS low to first SCLK Edge; Setup Time(2)
0ns
t4
DIN Valid to SCLK Edge; Setup Time
50
ns
t5
Valid DIN to SCLK Edge; Hold Time
50
ns
t6
Delay between last SCLK edge for DIN and first SCLK edge for DOUT:
RDATA, RDATAC, RREG, WREG
50
tOSC Periods
t7(1)
SCLK Edge to Valid New DOUT
50
ns
t8(1)
SCLK Edge to DOUT, Hold Time
0
ns
t9
Last SCLK Edge to DOUT Tri-State
6
10
tOSC Periods
NOTE: DOUT goes tri-state immediately when CS goes HIGH.
t10
CS LOW time after final SCLK edge.
Read from the device
0
tOSC Periods
Write to the device
8
tOSC Periods
t11
Final SCLK edge of one command until first edge SCLK
of next command:
RREG, WREG, DSYNC, SLEEP, RDATA, RDATAC, STOPC
4tOSC Periods
SELFGCAL, SELFOCAL, SYSOCAL, SYSGCAL
2
DRDY Periods
SELFCAL
4
DRDY Periods
RESET (also SCLK Reset or RESET Pin)
16
tOSC Periods
t16
Pulse Width
4tOSC Periods
t17
Allowed analog input change for next valid conversion.
5000
tOSC Periods
t18
DOR update, DOR data not valid.
4
tOSC Periods
t19
First SCLK after DRDY goes LOW:
RDATAC Mode
10
tOSC Periods
Any other mode
0
tOSC Periods
NOTES: (1) Load = 20pF
10k to DGND.
(2) CS may be tied LOW.
TIMING DIAGRAMS
TIMING CHARACTERISTICS TABLE
t
4
MSB
(Command or Command and Data)
LSB
t
5
t
1
t
3
CS
SCLK
(POL = 0)
D
IN
D
OUT
NOTE: (1) Bit order = 0.
SCLK Reset Waveform
t
7
MSB(1)
LSB(1)
t
8
t
10
t
2
t
2
t
11
t
6
t
9
SCLK
(POL = 1)
t
12
t
14
t
15
t
13
t
13
SCLK
ADS1240 or ADS1241
Resets On
Falling Edge
300 t
OSC < t12 < 500 tOSC
t
13 : > 5 tOSC
550 t
OSC < t14 < 750 tOSC
1050 t
OSC < t15 < 1250 tOSC
DIAGRAM 1.
DIAGRAM 2.
t
17
t
18
DRDY
SCLK
t
DATA
t
16
RESET, DSYNC, PDWN
t
19
相关PDF资料 |
PDF描述 |
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