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参数资料
| 型号： | ADSP-21364BBCZ-1AA |
| 厂商： | Analog Devices Inc |
| 文件页数： | 43/60页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 333MHZ 136-CSPBGA |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，SPI |
| 时钟速率： | 333MHz |
| 非易失内存： | ROM（512 kB） |
| 芯片上RAM： | 384kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 136-LFBGA，CSPBGA |
| 供应商设备封装： | 136-CSPBGA（12x12） |
| 包装： | 托盘 |
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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
SPI Interface—Slave
Table 40. SPI Interface Protocol—Slave Switching and Timing Specifications
K and B Grade
Y Grade
Parameter
Min
Max
Max
Unit
Timing Requirements
t SPICLKS
t SPICHS
t SPICLS
t SDSCO
t HDS
t SSPIDS
t HSPIDS
t SDPPW
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPIDS Assertion to First SPICLK Edge
CPHASE = 0
CPHASE = 1
Last SPICLK Edge to SPIDS Not Asserted, CPHASE = 0
Data Input Valid to SPICLK Edge (Data Input Setup Time)
SPICLK Last Sampling Edge to Data Input Not Valid
SPIDS Deassertion Pulse Width (CPHASE = 0)
4 × t PCLK – 2
2 × t PCLK – 2
2 × t PCLK – 2
2 × t PCLK
2 × t PCLK
2 × t PCLK
2
2
2 × t PCLK
ns
ns
ns
ns
ns
ns
ns
ns
ns
Switching Characteristics
t DSOE
t DSOE 1
t DSDHI
t DSDHI 1
t DDSPIDS
t HDSPIDS
t DSOV
SPIDS Assertion to Data Out Active
SPIDS Assertion to Data Out Active (SPI2)
SPIDS Deassertion to Data High Impedance
SPIDS Deassertion to Data High Impedance (SPI2)
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
SPIDS Assertion to Data Out Valid (CPHASE = 0)
0
0
0
0
2 × t PCLK
5
8
5
8.6
9.5
5 × t PCLK
5
9
5.5
10
11.0
5 × t PCLK
ns
ns
ns
ns
ns
ns
ns
1
The timing for these parameters applies when the SPI is routed through the signal routing unit. For more information, refer to the ADSP-2136x SHARC Processor Hardware
Reference , “Serial Peripheral Interface Port” chapter.
Rev. J |
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July 2013
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PDF描述 |
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