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参数资料
| 型号： | ADSP-BF516BBCZ-4F4 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 39/68页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16/32B 400MHZ 168CSPBGA |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | 以太网，I²C，PPI，RSI，SPI，SPORT，UART/USART |
| 时钟速率： | 400MHz |
| 非易失内存： | 闪存（4Mb） |
| 芯片上RAM： | 116kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.30V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 168-LFBGA，CSPBGA |
| 供应商设备封装： | 168-CSPBGA（12x12） |
| 包装： | 托盘 |
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Rev. B
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January 2011
ADSP-BF512/BF512F, BF514/BF514F, BF516/BF516F, BF518/BF518F
Timer Cycle Timing
input signal is asynchronous in “width capture mode” and
“external clock mode” and has an absolute maximum input fre-
quency of (fSCLK/2) MHz.
Table 41. Timer Cycle Timing
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Characteristics
tWL
1
Timer Pulse Width Input Low (Measured In SCLK Cycles)
tSCLK
ns
tWH
Timer Pulse Width Input High (Measured In SCLK Cycles)
tSCLK
ns
tTIS
2
Timer Input Setup Time Before CLKOUT Low
10
7
ns
tTIH
Timer Input Hold Time After CLKOUT Low
–2
ns
Switching Characteristics
tHTO
Timer Pulse Width Output (Measured In SCLK Cycles)
tSCLK – 1.5
(232–1)tSCLK
tSCLK – 1
(232–1)tSCLK
ns
tTOD
Timer Output Update Delay After CLKOUT High
6
ns
1 The minimum pulse widths apply for TMRx signals in width capture and external clock modes. They also apply to the PF15 or PPI_CLK signals in PWM output mode.
2 Either a valid setup and hold time or a valid pulse width is sufficient. There is no need to resynchronize programmable flag inputs.
Figure 29. Timer Cycle Timing
CLKOUT
TMRx OUTPUT
TMRx INPUT
tTIS
tTIH
tWH,tWL
tTOD
tHTO
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