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参数资料
| 型号： | ADSP-BF526KBCZ-4 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 70/88页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTRLR 400MHZ 289CSPBGA |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | DMA，以太网，I²C，PPI，SPI，SPORT，UART，USB |
| 时钟速率： | 400MHz |
| 非易失内存： | ROM（32 kB） |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.30V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 289-LFBGA，CSPBGA |
| 供应商设备封装： | 289-CSPBGA（12x12） |
| 包装： | 托盘 |
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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
Table 62. 10/100 Ethernet MAC Controller Timing: MII/RMII Asynchronous Signal
V DDEXT
1.8V Nominal
V DDEXT
2.5 V or 3.3V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t ECOLH
COL Pulse Width High 1
t ETxCLK × 1.5
t ETxCLK × 1.5
ns
t ERxCLK × 1.5
t ERxCLK × 1.5
t ECOLL
COL Pulse Width Low 1
t ETxCLK × 1.5
t ETxCLK × 1.5
ns
t ERxCLK × 1.5
t ERxCLK × 1.5
t ECRSH
CRS Pulse Width High 2
t ETxCLK × 1.5
t ETxCLK × 1.5
ns
t ECRSL
CRS Pulse Width Low
t ETxCLK × 1.5
t ETxCLK × 1.5
ns
1
2
MII/RMII asynchronous signals are COL and CRS. These signals are applicable in both MII and RMII modes. The asynchronous COL input is synchronized separately to
both the ETxCLK and the ERxCLK, and the COL input must have a minimum pulse width high or low at least 1.5 times the period of the slower of the two clocks.
The asynchronous CRS input is synchronized to the ETxCLK, and the CRS input must have a minimum pulse width high or low at least 1.5 times the period of ETxCLK.
MIICRS, COL
t ECRSH
t ECOLH
t ECRSL
t ECOLL
Figure 40. 10/100 Ethernet MAC Controller Timing: Asynchronous Signal
Table 63. 10/100 Ethernet MAC Controller Timing: MII Station Management
ADSP-BF522/ADSP-BF524/
ADSP-BF526
V DDEXT
ADSP-BF523/ADSP-BF525/
ADSP-BF527
V DDEXT
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
Parameter 1
Min
Max
Min
Max
Min
Max
Min
Max
Unit
Timing Requirements
t MDIOS
MDIO Input Valid to MDC Rising Edge
11.5
11.5
10
10
ns
(Setup)
t MDCIH
MDC Rising Edge to MDIO Input Invalid 11.5
11.5
10
10
ns
(Hold)
Switching Characteristics
t MDCOV
t MDCOH
MDC Falling Edge to MDIO Output Valid
MDC Falling Edge to MDIO Output
–1
25
–1
25
–1
25
–1
25
ns
ns
Invalid (Hold)
1
MDC/MDIO is a 2-wire serial bidirectional port for controlling one or more external PHYs. MDC is an output clock whose minimum period is programmable as a multiple
of the system clock SCLK. MDIO is a bidirectional data line.
Rev. D
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PDF描述 |
|---|---|
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| LSM2-T/10-W3-C | CONV DC/DC 33W 10A 5V SMD |
| EEC18DRXN | CONN EDGECARD 36POS DIP .100 SLD |
| EBC06DRXI | CONN EDGECARD 12POS DIP .100 SLD |
| ADSP-BF524KBCZ-4C2 | IC DSP CTRLR 400MHZ 289CSPBGA |
相关代理商/技术参数 |
参数描述 |
|---|---|
| ADSP-BF526KBCZ-4C2 | 功能描述:IC DSP CTRLR 400MHZ 289CSPBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:Blackfin® 标准包装:2 系列:StarCore 类型:SC140 内核 接口:DSI，以太网，RS-232 时钟速率:400MHz 非易失内存:外部 芯片上RAM:1.436MB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:-40°C ~ 105°C 安装类型:表面贴装 封装/外壳:431-BFBGA，FCBGA 供应商设备封装:431-FCPBGA（20x20） 包装:托盘 |
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