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参数资料
| 型号： | ADSP-BF527KBCZ-6 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 53/88页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTRLR 16B 600MHZ 289BGA |
| 产品变化通告： | Datasheet Specification Change 14/Dec/2009 |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | DMA，以太网，I²C，PPI，SPI，SPORT，UART，USB |
| 时钟速率： | 600MHz |
| 非易失内存： | ROM（32 kB） |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.10V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 289-LFBGA，CSPBGA |
| 供应商设备封装： | 289-CSPBGA（12x12） |
| 包装： | 托盘 |
| 配用： | EVAL-SDP-CB1Z-ND - BOARD EVALUATION FOR SDP-CB1 ADZS-BF527-MPSKIT-ND - BOARD EVAL MEDIA PLAYER BF527 ADZS-BF527-EZLITE-ND - BOARD EVAL ADSP-BF527 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页当前第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页
ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
Serial Ports
through Figure 27 on Page 57 describe serial port operations.
Table 43. Serial Ports—External Clock
ADSP-BF522/ADSP-BF524/
ADSP-BF526
V DDEXT
ADSP-BF523/ADSP-BF525/
ADSP-BF527
V DDEXT
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
Parameter
Min
Max
Min
Max
Min
Max
Min
Max
Unit
Timing Requirements
t SFSE
TFSx/RFSx Setup Before TSCLKx RSCLKx 1 3.0
3.0
3.0
3.0
ns
TFSx/RFSx Hold After TSCLKx/RSCLKx
t HFSE
t SDRE
Receive Data Setup Before RSCLKx 1
3.0
3.0
3.0
3.0
3.0
3.0
3.0
3.0
ns
ns
t HDRE
Receive Data Hold After RSCLKx
3.5
3.0
3.5
3.0
ns
t SCLKEW TSCLKx/RSCLKx Width
7.0
4.5
7.0
4.5
ns
t SCLKE
TSCLKx/RSCLKx Period
2.0 × t SCLK
2.0 × t SCLK
2.0 × t SCLK
2.0 × t SCLK
ns
t SUDTE Start-Up Delay From SPORT Enable To
4.0 × t SCLKE
4.0 × t SCLKE
4.0 × t SCLKE
4.0 × t SCLKE
ns
First External TFSx 2
t SUDRE Start-Up Delay From SPORT Enable To
4.0 × t SCLKE
4.0 × t SCLKE
4.0 × t SCLKE
4.0 × t SCLKE
ns
First External RFSx 2
Switching Characteristics
t DFSE
TFSx/RFSx Delay After TSCLKx/RSCLKx
10.0
10.0
10.0
10.0
ns
(Internally Generated TFSx/RFSx) 3
t HOFSE TFSx/RFSx Hold After TSCLKx/RSCLKx
0.0
0.0
0.0
0.0
ns
(Internally Generated TFSx/RFSx) 3
t DDTE
Transmit Data Delay After TSCLKx 3
10.0
10.0
10.0
10.0
ns
t HDTE
Transmit Data Hold After TSCLKx
0.0
0.0
0.0
0.0
ns
1
2
3
Referenced to sample edge.
Verified in design but untested.
Referenced to drive edge.
Rev. D |
Page 53 of 88 | July 2013
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PDF描述 |
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