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参数资料
| 型号： | ADSP-BF533SBBZ500 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 31/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 16BIT 500MHZ 169BGA |
| 产品培训模块： | Interfacing AV Converters to Blackfin Processors Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 500MHz |
| 非易失内存： | ROM（1 kB） |
| 芯片上RAM： | 148kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 169-BBGA |
| 供应商设备封装： | 169-PBGA（19x19） |
| 包装： | 托盘 |
| 配用： | ADZS-BFAUDIO-EZEXT-ND - BOARD EVAL AUDIO BLACKFIN ADZS-BFAV-EZEXT-ND - BOARD DAUGHT ADSP-BF533,37,61KIT ADZS-BF533-EZLITE-ND - KIT W/BOARD EVAL FOR ADSP-BF533 |
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ADSP-BF531 / ADSP-BF532 / ADSP-BF533
External Port Bus Request and Grant Cycle Timing
bus grant operations.
Table 26. External Port Bus Request and Grant Cycle Timing
V DDEXT = 1.8 V
LQFP/PBGA Packages
V DDEXT = 1.8 V
CSP_BGA Package
V DDEXT = 2.5 V/3.3 V
All Packages
Parameter
Timing Requirements
Min Max Min Max Min Max Unit
t BS
BR Asserted to CLKOUT High Setup
4.6
4.6
4.6
ns
t BH CLKOUT High to BR Deasserted Hold Time
1.0
1.0
0.0
ns
Switching Characteristics
t SD CLKOUT Low to AMSx, Address, and ARE/AWE Disable
4.5
4.5
4.5
ns
t SE
CLKOUT Low to AMSx, Address, and ARE/AWE Enable
4.5
4.5
4.5
ns
t DBG CLKOUT High to BG High Setup
t EBG CLKOUT High to BG Deasserted Hold Time
t DBH CLKOUT High to BGH High Setup
t EBH CLKOUT High to BGH Deasserted Hold Time
6.0
6.0
6.0
6.0
5.5
4.6
5.5
4.6
3.6
3.6
3.6
3.6
ns
ns
ns
ns
CLKOUT
BR
t BS
t BH
AMSx
ADDR 19-1
ABE1-0
AWE
ARE
BG
BGH
t SD
t SD
t SD
t DBG
t DBH
Figure 16. External Port Bus Request and Grant Cycle Timing
t EBG
t EBH
t SE
t SE
t SE
Rev. I
|
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August 2013
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