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参数资料
| 型号： | ADSP-BF561SKBZ600 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 23/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 600MHZ 297PBGA |
| 产品培训模块： | Interfacing AV Converters to Blackfin Processors Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 600MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 328kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.35V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 297-BGA |
| 供应商设备封装： | 297-PBGA（27x27） |
| 包装： | 托盘 |
| 配用： | ADZS-BFAUDIO-EZEXT-ND - BOARD EVAL AUDIO BLACKFIN ADZS-BF561-EZLITE-ND - BOARD EVAL ADSP-BF561 ADZS-BF561-MMSKIT-ND - KIT STARTER MULTIMEDIA BF561 ADZS-BFAV-EZEXT-ND - BOARD DAUGHT ADSP-BF533,37,61KIT |
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ADSP-BF561
TIMING SPECIFICATIONS
Clock and Reset Timing
CLKIN and clock multipliers must not result in core/system
clocks exceeding the maximum limits allowed for the processor,
including system clock restrictions related to supply voltage.
Table 16. Clock and Normal Reset Timing
Parameter
Min
Max
Unit
Timing Requirement s
t CKIN
t CKINL
t CKINH
t WRST
CLKIN (to PLL) Period 1, 2, 3
CLKIN Low Pulse
CLKIN High Pulse
RESET Asserted Pulse Width Low 4
25.0
10.0
10.0
11 × t CKIN
100.0
ns
ns
ns
ns
1
2
3
4
If DF bit in PLL_CTL register is set t CLKIN is divided by two before going to PLL, then the t CLKIN maximum period is 50 ns and the t CLKIN minimum period is 12.5 ns.
Applies to PLL bypass mode and PLL nonbypass mode.
Combinations of the CLKIN frequency and the PLL clock multiplier must not exceed the allowed f VCO , f CCLK , and f SCLK settings discussed in Table 9 on Page 20 through Table 12
Applies after power-up sequence is complete. See Table 17 and Figure 9 for power-up reset timing.
t CKIN
CLKIN
t CKINL
t CKINH
t WRST
RESET
Figure 8. Clock and Normal Reset Timing
Table 17. Power-Up Reset Timing
Parameter
Min
Max
Unit
Timing Requirement s
t RST _ IN _ PWR
RESET Deasserted after the V DDINT , V DDEXT , and CLKIN Pins are Stable and Within
3500 × t CKIN
μ s
Specification
t RST_IN_PWR
RESET
CLKIN,
V DDINT, V DDEXT
Figure 9. Power-Up Reset Timing
Rev. E |
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September 2009
相关PDF资料 |
PDF描述 |
|---|---|
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| VI-B2M-CY-F3 | CONVERTER MOD DC/DC 10V 50W |
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相关代理商/技术参数 |
参数描述 |
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| ADSP-BF592KCPZ | 功能描述:IC DSP CTRLR 64LFCSP RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:Blackfin® 标准包装:40 系列:TMS320DM64x, DaVinci™ 类型:定点 接口:I²C，McASP，McBSP 时钟速率:400MHz 非易失内存:外部 芯片上RAM:160kB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:0°C ~ 90°C 安装类型:表面贴装 封装/外壳:548-BBGA，FCBGA 供应商设备封装:548-FCBGA（27x27） 包装:托盘 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA |
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