参数资料
| 型号： | ADSP-BF592BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 19/44页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTRLR 64LFCSP |
| 视频文件： | Blackfin? BF592 Introduction |
| 特色产品： | Blackfin Embedded Processor |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | I²C，I²S，IrDA，PPI，SPI，SPORT，UART |
| 时钟速率： | 400MHz |
| 非易失内存： | ROM（64 kB） |
| 芯片上RAM： | 64kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.29V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 托盘 |
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Rev. B
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|
July 2013
Serial Ports
describe serial port operations.
Table 21. Serial Ports—External Clock
Parameter
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Min
Max
Min
Max
Unit
Timing Requirements
tSFSE
TFSx/RFSx Setup Before TSCLKx/RSCLKx1
33ns
tHFSE
TFSx/RFSx Hold After TSCLKx/RSCLKx1
33ns
tSDRE
Receive Data Setup Before RSCLKx
33ns
tHDRE
Receive Data Hold After RSCLKx
3.5
3
ns
tSCLKEW
TSCLKx/RSCLKx Width
4.5
ns
tSCLKE
TSCLKx/RSCLKx Period
2 × tSCLK
ns
tSUDTE
Start-Up Delay From SPORT Enable To First External TFSx2
4 × tTSCLKE
ns
tSUDRE
Start-Up Delay From SPORT Enable To First External RFSx2
4 × tRSCLKE
ns
Switching Characteristics
tDFSE
TFSx/RFSx Delay After TSCLKx/RSCLKx
(Internally Generated TFSx/RFSx)3
10
ns
tHOFSE
TFSx/RFSx Hold After TSCLKx/RSCLKx
(Internally Generated TFSx/RFSx)1
00ns
tDDTE
Transmit Data Delay After TSCLKx1
11
10
ns
tHDTE
Transmit Data Hold After TSCLKx
00ns
1 Referenced to sample edge.
2 Verified in design but untested.
3 Referenced to drive edge.
Table 22. Serial Ports—Internal Clock
Parameter
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Min
Max
Min
Max
Unit
Timing Requirements
tSFSI
TFSx/RFSx Setup Before TSCLKx/RSCLKx1
11.5
9.6
ns
tHFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx
–1.5
ns
tSDRI
Receive Data Setup Before RSCLKx
11.5
11.3
ns
tHDRI
Receive Data Hold After RSCLKx
–1.5
ns
Switching Characteristics
tSCLKIW
TSCLKx/RSCLKx Width
7
8
ns
tDFSI
TFSx/RFSx Delay After TSCLKx/RSCLKx
(Internally Generated TFSx/RFSx)2
43
ns
tHOFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx
(Internally Generated TFSx/RFSx)
–2
ns
tDDTI
Transmit Data Delay After TSCLKx1
43
ns
tHDTI
Transmit Data Hold After TSCLKx1
–1.8
–1.5
ns
1 Referenced to sample edge.
2 Referenced to drive edge.
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