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参数资料
| 型号： | ADT7467ARQ |
| 厂商： | ON Semiconductor |
| 文件页数： | 5/72页 |
| 文件大小： | 0K |
| 描述： | IC PWM FAN CTRLR W/MONITR 16QSOP |
| 产品变化通告： | MFG CHG Notification ADI to ON Semi Product Obsolescence 11/Feb/2009 |
| 标准包装： | 98 |
| 系列： | dBCool® |
| 功能： | 风扇控制，温度监控器 |
| 传感器类型： | 内部和外部 |
| 感应温度： | -40°C ~ 120°C，外部传感器 |
| 精确度： | ±1.5°C |
| 拓扑： | ADC，比较器，风扇速度计数器，多路复用器，寄存器库 |
| 输出类型： | SMBus? |
| 输出警报： | 无 |
| 输出风扇： | 是 |
| 电源电压： | 3 V ~ 5.5 V |
| 工作温度： | -40°C ~ 120°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-SSOP（0.154"，3.90mm 宽） |
| 供应商设备封装： | 16-QSOP |
| 包装： | 管件 |
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ADT7467
Table 3. ELECTRICAL SPECIFICATIONS (T A = T MIN to T MAX , V CC = V MIN to V MAX , unless otherwise noted.) (Note 1)
Parameter
Test Conditions/Comments
Min
Typ
Max
Unit
SMBus DIGITAL INPUTS (SCL, SDA)
Input High Voltage, V IH
Input Low Voltage, V IL
Hysteresis
2.0
?
?
?
?
500
?
0.4
?
V
V
mV
DIGITAL INPUT LOGIC LEVELS (TACH INPUTS)
Input High Voltage, V IH
Input Low Voltage, V IL
Hysteresis
Maximum Input Voltage
Minimum Input Voltage
2.0
?
?
? 0.3
?
?
?
?
?
0.5
?
5.5
0.8
?
?
V
V
V p ? p
DIGITAL INPUT LOGIC LEVELS (THERM) ADTL+
Input High Voltage, V IH
Input Low Voltage, V IL
?
?
0.75 ? V CCP
?
?
0.4
V
V
DIGITAL INPUT CURRENT
Input High Current, I IH
Input Low Current, I IL
Input Capacitance, C IN
V IN = V CC
V IN = 0
? 1
?
?
?
?
5
?
1
?
m A
m A
pF
SERIAL BUS TIMING
Clock Frequency, f SCLK
Glitch Immunity, t SW
Bus Free Time, t BUF
Start Setup Time, t SU; STA
Start Hold Time, t HD; STA
SCL Low Time, t LOW
SCL High Time, t HIGH
SCL, SDA Rise Time, t r
SCL, SDA Fall Time, t f
Data Setup Time, t SU; DAT
Data Hold Time, t HD; DAT
10
?
4.7
4.7
4.0
4.7
4.0
?
?
250
300
?
?
?
?
?
?
?
?
?
?
?
400
50
?
?
?
?
50
1000
300
?
?
kHz
ns
m s
m s
m s
m s
m s
ns
m s
ns
ns
Detect Clock Low Timeout, t TIMEOUT
Can be Optionally Disabled
15
?
35
ms
1. All voltages are measured with respect to GND, unless otherwise specified. Typicals are at T A = 25 ? C and represent the most likely
parametric norm. Logic inputs accept input high voltages up to V MAX even when the device is operating down to V MIN . Timing specifications
are tested at logic levels of V IL = 0.8 V for a falling edge and V IH = 2.0 V for a rising edge. SMBus timing specifications are guaranteed by
design and are not production tested.
t LOW
t R
t F
t HD; STA
SCL
t HD; STA
t HD; DAT
t HIGH
t SU; DAT
t SU; STA
t SU; STO
SDA
P
t BUF
S
S
P
Figure 2. Serial Bus Timing Diagram
http://onsemi.com
5
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PDF描述 |
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