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参数资料
型号： ADUC7020BCPZ62I
厂商： Analog Devices Inc
文件页数： 86/104页
文件大小： 0K
描述： IC MCU FLSH 62K ANLG I/O 40LFCSP
产品培训模块： Process Control
标准包装： 1
系列： MicroConverter® ADuC7xxx
核心处理器： ARM7
芯体尺寸： 16/32-位
速度： 44MHz
连通性： EBI/EMI，I²C，SPI，UART/USART
外围设备： PLA，PWM，PSM，温度传感器，WDT
输入/输出数： 14
程序存储器容量： 64KB（32K x 16）
程序存储器类型： 闪存
RAM 容量： 2K x 32
电压 - 电源 (Vcc/Vdd)： 2.7 V ~ 3.6 V
数据转换器： A/D 5x12b; D/A 4x12b
振荡器型： 内部
工作温度： -40°C ~ 125°C
封装/外壳： 40-VFQFN 裸露焊盘，CSP
包装： 托盘
配用： EVAL-ADUC7020QSZ-ND - KIT DEV ADUC7020 QUICK START
EVAL-ADUC7020MKZ-ND - KIT MINI DEV FOR ADUC7020
ADuC7019/20/21/22/24/25/26/27/28/29
Data Sheet
Rev. F | Page 82 of 104
Table 153. PLAADC Register
Name
Address
Default Value
Access
PLAADC
0xFFFF0B48
0x00000000
R/W
PLAADC is the PLA source for the ADC start conversion signal.
Table 154. PLAADC MMR Bit Descriptions
Bit
Value
Description
31:5
Reserved.
4
ADC start conversion enable bit. Set by user
to enable ADC start conversion from PLA.
Cleared by user to disable ADC start
conversion from PLA.
3:0
ADC start conversion source.
0000
PLA Element 0.
0001
PLA Element 1.
1111
PLA Element 15.
Table 155. PLADIN Register
Name
Address
Default Value
Access
PLADIN
0xFFFF0B4C
0x00000000
R/W
PLADIN is a data input MMR for PLA.
Table 156. PLADIN MMR Bit Descriptions
Bit
Description
31:16
Reserved.
15:0
Input bit to Element 15 to Element 0.
Table 157. PLADOUT Register
Name
Address
Default Value
Access
PLADOUT
0xFFFF0B50
0x00000000
R
PLADOUT is a data output MMR for PLA. This register is
always updated.
Table 158. PLADOUT MMR Bit Descriptions
Bit
Description
31:16
Reserved.
15:0
Output bit from Element 15 to Element 0.
Table 159. PLALCK Register
Name
Address
Default Value
Access
PLALCK
0xFFFF0B54
0x00
W
PLALCK is a PLA lock option. Bit 0 is written only once. When
set, it does not allow modifying any of the PLA MMRs, except
PLADIN. A PLA tool is provided in the development system to
easily configure the PLA.
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ADUC7020BCPZ62 IC MCU FLSH 62K ANLG I/O 40LFCSP
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ADUC7020SRTZ 制造商:Analog Devices 功能描述:
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