参数资料
| 型号： | ADUC7032BSTZ-88 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/120页 |
| 文件大小： | 0K |
| 描述： | IC MCU 96K FLASH DUAL 48LQFP |
| 标准包装： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 20.48MHz |
| 连通性： | LIN，SPI，UART/USART |
| 外围设备： | POR，PSM，温度传感器，WDT |
| 输入/输出数： | 9 |
| 程序存储器容量： | 96KB（48K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1.5K x 32 |
| 电压 - 电源 (Vcc/Vdd)： | 3.5 V ~ 18 V |
| 数据转换器： | A/D 2x16b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 48-LQFP |
| 包装： | 托盘 |
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ADuC7032-8L
Rev. A | Page 12 of 120
Table 5. SPI Slave Mode Timing (PHASE Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
t
SS
SS to SCLK edge
tSL
ns
tSL
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width1
(SPIDIV + 1) × tHCLK
ns
tDAV
(3 × tUCLK) + (2 × tHCLK)
ns
tDSU
Data input setup time before SCLK edge
0
ns
tDHD
Data input hold time after SCLK edge2
4 × tUCLK
ns
tDF
Data output fall time
3.5
ns
tDR
Data output rise time
3.5
ns
tSR
SCLK rise time
3.5
ns
tSF
SCLK fall time
3.5
ns
tDOCS
Data output valid after SS edge2
(3 × tUCLK) + (2 × tHCLK)
ns
tSFS
SS high after SCLK edge
tSL
ns
1 tHCLK depends on the clock divider or CD bits in PLLCON MMR. tHCLK = tUCLK/2CD.
2 tUCLK = 48.8 ns. It corresponds to the 20.48 MHz internal clock from the PLL before the clock divider.
SCLK
(POLARITY = 0)
SS
SCLK
(POLARITY = 1)
tSH
tSS
tSL
tSR
tSF
tSFS
MOSI
MSB IN
BITS[6:1]
LSB IN
tDSU
tDHD
tDAV
MISO
LSB
BITS[6:1]
MSB
tDF
tDR
tDOCS
05
98
6-
00
5
Figure 5. SPI Slave Mode Timing (PHASE Mode = 0)
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PDF描述 |
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参数描述 |
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