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参数资料
| 型号： | ADUC7128BCPZ126-RL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 6/92页 |
| 文件大小： | 0K |
| 描述： | IC DAS MCU ARM7 ADC/DDS 64-LFCSP |
| 产品培训模块： | ARM7 Applications & Tools Intro to ARM7 Core & Microconverters Direct Digital Synthesis Tutorial Series (1 of 7): Introduction |
| 标准包装： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 41.78MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | PLA，POR，PWM，PSM，温度传感器，WDT |
| 输入/输出数： | 28 |
| 程序存储器容量： | 126KB（63K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 8K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 10x12b; D/A 1x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 64-LFQFN 裸露焊盘，CSP |
| 包装： | 标准包装 |
| 配用： | EVAL-ADUC7128QSPZ-ND - KIT DEV FOR ADUC7128 |
| 其它名称： | ADUC7128BCPZ126-RLDKR |
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ADuC7128/ADuC7129
Rev. 0 | Page 14 of 92
Table 8. SPI Slave Mode Timing (PHASE Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
tCS
2 × tUCLK
ns
tSL
(SPIDIV + 1) × tHCLK
ns
tSH
SCLOCK high pulse width2
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLOCK edge
2 × tHCLK + 2 × tUCLK
ns
tDSU
Data input setup time before SCLOCK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLOCK edge1
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLOCK rise time
5
12.5
ns
tSF
SCLOCK fall time
5
12.5
ns
tDOCS
Data output valid after CS edge
25
ns
tSFS
CS high after SCLOCK edge
0
ns
1 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider.
2 tHCLK depends on the clock divider or CD bits in the PLLCON MMR, tHCLK = tUCLK/2CD.
SCLOCK
(POLARITY = 0)
CS
SCLOCK
(POLARITY = 1)
tSH
tSL
tSR
tSF
tSFS
MISO
MOSI
tCS
MSB IN
BIT 6 TO BIT 1
LSB IN
tDHD
tDSU
MSB
BIT 6 TO BIT 1
LSB
tDOCS
tDAV
tDR
tDF
06
02
0-
0
07
Figure 9. SPI Slave Mode Timing (PHASE Mode = 0)
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