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参数资料
| 型号： | AFS250-FFG256 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 250000 GATES, PBGA256 |
| 封装： | 1.0 MM PITCH, BGA-256 |
| 文件页数： | 263/318页 |
| 文件大小： | 10129K |
| 代理商： | AFS250-FFG256 |
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Actel Fusion Mixed-Signal FPGAs
Pr el iminar y v1 .7
2-33
The NGMUX macro is simplified to show the two clock options that have been selected by the
GLMUXCFG[1:0] bits. Figure 2-25 illustrates the NGMUX macro. During design, the two clock
sources are connected to CLK0 and CLK1 and are controlled by GLMUXSEL[1:0] to determine which
signal is to be passed through the MUX.
The sequence of switching between two clock sources (from CLK0 to CLK1) is as follows
GLMUXSEL[1:0] transitions to initiate a switch.
GL drives one last complete CLK0 positive pulse (i.e., one rising edge followed by one falling
edge).
From that point, GL stays LOW until the second rising edge of CLK1 occurs.
At the second CLK1 rising edge, GL will begin to continuously deliver the CLK1 signal.
Minimum tsw = 0.05 ns at 25°C (typical conditions)
For examples of NGMUX operation, refer to the Fusion Handbook.
Figure 2-25 NGMUX Macro
Figure 2-26 NGMUX Waveform
CLK0
CLK1
GL
GLMUXSEL[1:0]
CLK0
CLK1
GLMUXSEL[1:0]
GL
t
SW
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