参数资料
| 型号： | AGL125V5-FG144 |
| 厂商： | Microsemi SoC |
| 文件页数： | 154/250页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1KB FLASH 125K 144FBGA |
| 标准包装： | 160 |
| 系列： | IGLOO |
| 逻辑元件/单元数： | 3072 |
| RAM 位总计： | 36864 |
| 输入/输出数： | 97 |
| 门数： | 125000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 144-LBGA |
| 供应商设备封装： | 144-FPBGA（13x13） |
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Revision 23
5-1
5 – Datasheet Information
List of Changes
The following tables list critical changes that were made in each revision of the IGLOO datasheet.
Revision
Changes
Page
Revision 23
(December 2012)
The "IGLOO Ordering Information" section has been updated to mention "Y" as "Blank"
mentioning "Device Does Not Include License to Implement IP Based on the
Cryptography Research, Inc. (CRI) Patent Portfolio" (SAR 43173).
The note in Table 2-189 IGLOO CCC/PLL Specification and Table 2-190 IGLOO
CCC/PLL Specification referring the reader to SmartGen was revised to refer instead to
the online help associated with the core (SAR 42564).
Additionally, note regarding SSOs was added.
Live at Power-Up (LAPU) has been replaced with ’Instant On’.
NA
Revision 22
(September 2012)
The "Security" section was modified to clarify that Microsemi does not support read-
back of programmed data.
Libero Integrated Design Environment (IDE) was changed to Libero System-on-Chip
(SoC) throughout the document (SAR 40271).
N/A
Revision 21
(May 2012)
Under AGL125, in the Package Pin list, CS121 was incorrectly added to the datasheet
in revision 19 and has been removed (SAR 38217).
I to IV
Corrected the inadvertent error for Max Values for LVPECL VIH and revised the same
to ’3.6’ in Table 2-151 Minimum and Maximum DC Input and Output Levels (SAR
37685).
Figure 2-38 FIFO Read and Figure 2-39 FIFO Write have been added (SAR 34841).
The following sentence was removed from the VMVx description in the "Pin
Descriptions" section: "Within the package, the VMV plane is decoupled from the
simultaneous switching noise originating from the output buffer VCCI domain" and
replaced with “Within the package, the VMV plane biases the input stage of the I/Os in
the I/O banks” (SAR 38317). The datasheet mentions that "VMV pins must be
connected to the corresponding VCCI pins" for an ESD enhancement.
Pin description table for AGL125 CS121 was removed as it was incorrectly added to the
datasheet in revision 19 (SAR 38217).
-
Revision 20
(March 2012)
Notes indicating that AGL015 is not recommended for new designs have been added.
The "Devices Not Recommended For New Designs" section is new (SAR 35015).
Notes indicating that device/package support is TBD for AGL250-QN132 and
AGL060-FG144 have been reinserted (SAR 33689).
Values for the power data for PAC1, PAC2, PAC3, PAC4, PAC7, and PAC8 were
Dynamic Power Consumption in IGLOO Devices to match the SmartPower tool in
Libero software version 9.0 SP1 and Power Calculator spreadsheet v7a released on
08/10/2010 (SAR 33768).
The reference to guidelines for global spines and VersaTile rows, given in the "Global
Clock Contribution—PCLOCK" section, was corrected to the "Spine Architecture"
section of the Global Resources chapter in
(SAR 34730).
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| AGL125V5-FGG144 | 功能描述:IC FPGA 1KB FLASH 125K 144FBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:IGLOO 标准包装:152 系列:IGLOO PLUS LAB/CLB数:- 逻辑元件/单元数:792 RAM 位总计:- 输入/输出数:120 门数:30000 电源电压:1.14 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 85°C 封装/外壳:289-TFBGA，CSBGA 供应商设备封装:289-CSP（14x14） |
| AGL125V5-FGG144I | 功能描述:IC FPGA 1KB FLASH 125K 144FBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:IGLOO 标准包装:152 系列:IGLOO PLUS LAB/CLB数:- 逻辑元件/单元数:792 RAM 位总计:- 输入/输出数:120 门数:30000 电源电压:1.14 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 85°C 封装/外壳:289-TFBGA，CSBGA 供应商设备封装:289-CSP（14x14） |
| AGL125V5-FQN144 | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
| AGL125V5-FQN144ES | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:IGLOO Low-Power Flash FPGAs with Flash Freeze Technology |
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