AGLE3000V5-FGG896I (Microsemi) PDF资料下载 Datasheet(6/166 页)

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参数资料

型号：	AGLE3000V5-FGG896I
厂商：	Microsemi SoC
文件页数：	6/166页
文件大小：	0K
描述：	IC FPGA 1KB FLASH 3M 896-FBGA
标准包装：	27
系列：	IGLOOe
逻辑元件/单元数：	75264
RAM 位总计：	516096
输入/输出数：	620
门数：	3000000
电源电压：	1.425 V ~ 1.575 V
安装类型：	表面贴装
工作温度：	-40°C ~ 85°C
封装/外壳：	896-BGA
供应商设备封装：	896-FBGA（31x31）

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IGLOOe Low Power Flash FPGAs

Revision 13

2-89

Global Tree Timing Characteristics

Global clock delays include the central rib delay, the spine delay, and the row delay. Delays do not

include I/O input buffer clock delays, as these are I/O standard–dependent, and the clock may be driven

and conditioned internally by the CCC module. For more details on clock conditioning capabilities, refer

to the "Clock Conditioning Circuits" section on page 2-91. Table 2-139 and Table 2-141 present minimum

and maximum global clock delays within the device. Minimum and maximum delays are measured with

minimum and maximum loading.

Timing Characteristics

1.5 V DC Core Voltage

Table 2-139 AGLE600 Global Resource

Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V

Parameter

Description

Std.

Units

Min.1

Max.2

tRCKL

Input Low Delay for Global Clock

1.48

1.82

tRCKH

Input High Delay for Global Clock

1.52

1.94

tRCKMPWH

Minimum Pulse Width High for Global Clock

1.18

tRCKMPWL

Minimum Pulse Width Low for Global Clock

1.15

tRCKSW

Maximum Skew for Global Clock

0.42

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element,

located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully

loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.

Table 2-140 AGLE3000 Global Resource