参数资料
| 型号： | AGLN010V2-UCG36 |
| 厂商： | Microsemi SoC |
| 文件页数： | 132/150页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 10K 1.2-1.5V 36UCG |
| 标准包装： | 714 |
| 系列： | IGLOO nano |
| 逻辑元件/单元数： | 260 |
| 输入/输出数： | 23 |
| 门数： | 10000 |
| 电源电压： | 1.14 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -20°C ~ 70°C |
| 封装/外壳： | 36-WFBGA，CSBGA |
| 供应商设备封装： | 36-UCSP（3x3） |
| 其它名称： | 1100-1122 |
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IGLOO nano DC and Switching Characteristics
2-66
Revision 17
Table 2-92 AGLN125 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter
Description
Std.
Units
Min.1
Max.2
tRCKL
Input Low Delay for Global Clock
1.36
1.71
ns
tRCKH
Input High Delay for Global Clock
1.39
1.82
ns
tRCKMPWH
Minimum Pulse Width High for Global Clock
1.40
ns
tRCKMPWL
Minimum Pulse Width Low for Global Clock
1.65
ns
tRCKSW
Maximum Skew for Global Clock
0.43
ns
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element,
located in a lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully
loaded row (all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
Table 2-93 AGLN250 Global Resource
Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter
Description
Std.
Units
Min.1
Max.2
tRCKL
Input Low Delay for Global Clock
1.39
1.73
ns
tRCKH
Input High Delay for Global Clock
1.41
1.84
ns
tRCKMPWH
Minimum Pulse Width High for Global Clock
1.40
ns
tRCKMPWL
Minimum Pulse Width Low for Global Clock
1.65
ns
tRCKSW
Maximum Skew for Global Clock
0.43
ns
Notes:
1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential element,
located in a lightly loaded row (single element is connected to the global net).
2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element, located in a fully
loaded row (all available flip-flops are connected to the global net in the row).
3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
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