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参数资料
| 型号： | AGLN010V5-UCG36 |
| 厂商： | Microsemi SoC |
| 文件页数： | 114/150页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 10K 1.5V UCG36 |
| 标准包装： | 714 |
| 系列： | IGLOO nano |
| 逻辑元件/单元数： | 260 |
| 输入/输出数： | 23 |
| 门数： | 10000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -20°C ~ 70°C |
| 封装/外壳： | 36-WFBGA，CSBGA |
| 供应商设备封装： | 36-UCSP（3x3） |
| 其它名称： | 1100-1123 |
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IGLOO nano DC and Switching Characteristics
2-50
Revision 17
1.2 V DC Core Voltage
Table 2-77 Output Enable Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.14 V
Parameter
Description
Std. Units
tOECLKQ
Clock-to-Q of the Output Enable Register
1.10
ns
tOESUD
Data Setup Time for the Output Enable Register
1.15
ns
tOEHD
Data Hold Time for the Output Enable Register
0.00
ns
tOECLR2Q
Asynchronous Clear-to-Q of the Output Enable Register
1.65
ns
tOEPRE2Q
Asynchronous Preset-to-Q of the Output Enable Register
1.65
ns
tOEREMCLR
Asynchronous Clear Removal Time for the Output Enable Register
0.00
ns
tOERECCLR
Asynchronous Clear Recovery Time for the Output Enable Register
0.24
ns
tOEREMPRE
Asynchronous Preset Removal Time for the Output Enable Register
0.00
ns
tOERECPRE
Asynchronous Preset Recovery Time for the Output Enable Register
0.24
ns
tOEWCLR
Asynchronous Clear Minimum Pulse Width for the Output Enable Register
0.19
ns
tOEWPRE
Asynchronous Preset Minimum Pulse Width for the Output Enable Register
0.19
ns
tOECKMPWH Clock Minimum Pulse Width HIGH for the Output Enable Register
0.31
ns
tOECKMPWL
Clock Minimum Pulse Width LOW for the Output Enable Register
0.28
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating values.
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PDF描述 |
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