参数资料
| 型号： | AGLN020V2-CSG81I |
| 厂商： | Microsemi SoC |
| 文件页数： | 49/150页 |
| 文件大小： | 0K |
| 描述： | IC FPGA NANO 1KB 20K 81-CSP |
| 标准包装： | 640 |
| 系列： | IGLOO nano |
| 逻辑元件/单元数： | 520 |
| 输入/输出数： | 52 |
| 门数： | 20000 |
| 电源电压： | 1.14 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 81-WFBGA，CSBGA |
| 供应商设备封装： | 81-CSP（5x5） |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页当前第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页
Datasheet Information
5-2
Revision 17
Revision 12
(continued)
The "Specifying I/O States During Programming" section is new (SAR 34694).
The reference to guidelines for global spines and VersaTile rows, given in the "Global
Clock Contribution—PCLOCK" section, was corrected to the "Spine Architecture"
section of the Global Resources chapter in the IGLOO nano FPGA Fabric User's
Guide (SAR 34732).
Figure 2-4 has been modified for DIN waveform; the Rise and Fall time label has been
changed to tDIN (37106).
The AC Loading figures in the "Single-Ended I/O Characteristics" section were updated
to match tables in the "Summary of I/O Timing Characteristics – Default I/O Software
Settings" section (SAR 34885).
2-26,
The notes regarding drive strength in the "Summary of I/O Timing Characteristics –
LVCMOS Wide Range" section tables were revised for clarification. They now state that
the minimum drive strength for the default software configuration when run in wide range
is ±100 A. The drive strength displayed in software is supported in normal range only.
For a detailed I/V curve, refer to the IBIS models (SAR 34765).
2-20,
Added values for minimum pulse width and removed the FRMAX row from Table 2-88
through Table 2-99 in the "Global Tree Timing Characteristics" section. Use the software
to determine the FRMAX for the device you are using (SAR 36953).
2-64 to
CCC/PLL Specification were updated. A note was added indicating that when the
CCC/PLL core is generated by Mircosemi core generator software, not all delay values
of the specified delay increments are available (SAR 34817).
and
The port names in the SRAM "Timing Waveforms", SRAM "Timing Characteristics"
tables, Figure 2-36 FIFO Reset, and the FIFO "Timing Characteristics" tables were
revised to ensure consistency with the software names (SAR 35754).
Reference was made to a new application note, Simultaneous Read-Write Operations in
Dual-Port SRAM for Flash-Based cSoCs and FPGAs, which covers these cases in detail
(SAR 34865).
2-74,
The "Pin Descriptions" chapter has been added (SAR 34770).
Package names used in the "Package Pin Assignments" section were revised to match
standards given in Package Mechanical Drawings (SAR 34770).
Revision 11
(Jul 2010)
The status of the AGLN060 device has changed from Advance to Production.
The values for PAC1, PAC2, PAC3, and PAC4 were updated in Table 2-15 Different
1.5 V core supply voltage (SAR 26404).
The values for PAC1, PAC2, PAC3, and PAC4 were updated in Table 2-17 Different
1.2 V core supply voltage (SAR 26404).
July 2010
The versioning system for datasheets has been changed. Datasheets are assigned a
revision number that increments each time the datasheet is revised. The "IGLOO nano
Device Status" table on page II indicates the status for each device in the device family.
N/A
Revision
Changes
Page
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PDF描述 |
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参数描述 |
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