参数资料
| 型号： | AGLP030V5-CSG201I |
| 厂商： | Microsemi SoC |
| 文件页数： | 125/134页 |
| 文件大小： | 0K |
| 描述： | IC FPGA IGLOO PLUS 30K 201-CSP |
| 标准包装： | 384 |
| 系列： | IGLOO PLUS |
| 逻辑元件/单元数： | 792 |
| 输入/输出数： | 120 |
| 门数： | 30000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 201-VFBGA，CSBGA |
| 供应商设备封装： | 201-CSP（8x8） |
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IGLOO PLUS DC and Switching Characteristics
2-76
Revision 16
Timing Characteristics
1.5 V DC Core Voltage
Table 2-96 FIFO
Worst Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter
Description
Std.
Units
tENS
REN, WEN Setup Time
1.66
ns
tENH
REN, WEN Hold Time
0.13
ns
tBKS
BLK Setup Time
0.30
ns
tBKH
BLK Hold Time
0.00
ns
tDS
Input Data (WD) Setup Time
0.63
ns
tDH
Input Data (WD) Hold Time
0.20
ns
tCKQ1
Clock High to New Data Valid on RD (flow-through)
2.77
ns
tCKQ2
Clock High to New Data Valid on RD (pipelined)
1.50
ns
tRCKEF
RCLK High to Empty Flag Valid
2.94
ns
tWCKFF
WCLK High to Full Flag Valid
2.79
ns
tCKAF
Clock High to Almost Empty/Full Flag Valid
10.71
ns
tRSTFG
RESET Low to Empty/Full Flag Valid
2.90
ns
tRSTAF
RESET Low to Almost Empty/Full Flag Valid
10.60
ns
tRSTBQ
RESET Low to Data Out Low on RD (flow-through)
1.68
ns
RESET Low to Data Out Low on RD (pipelined)
1.68
ns
tREMRSTB
RESET Removal
0.51
ns
tRECRSTB
RESET Recovery
2.68
ns
tMPWRSTB
RESET Minimum Pulse Width
0.68
ns
tCYC
Clock Cycle Time
6.24
ns
FMAX
Maximum Frequency for FIFO
160
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
相关PDF资料 |
PDF描述 |
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| M1AGL250V2-FGG144 | IC FPGA 1KB FLASH 250K 144-FBGA |
| AGL250V2-FG144 | IC FPGA 1KB FLASH 250K 144FBGA |
| AYM30DTAS-S189 | CONN EDGECARD 60POS R/A .156 SLD |
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相关代理商/技术参数 |
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