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参数资料
| 型号： | AK2500B |
| 元件分类： | 数字传输电路 |
| 英文描述： | RECEIVER, PDSO24 |
| 封装： | SOP-24 |
| 文件页数： | 4/17页 |
| 文件大小： | 78K |
| 代理商： | AK2500B |
ASAHI KASEI
[AK2500B]
MS0005-E-00
- 12 -
1999/12
DS3 SWITCHING SPECIFICATIONS
(TA = Tmin to Tmax; V+ = 3.3V
±0.3V; GND = 0V; Input: Logic 0 = 0V, Logic 1 = V+ )
Parameter
Symbol
Min
Typ
Max
Units
RCLK Pulse Width
(Note 10, 11)
tpwh
tpwl
10.1
11.177
12.2
ns
EXCLK Duty Cycle (EXCLK Min Rise/Fall time : 5ns)
tpwh1
40
-
60
%
Rise Time, RCLK
(Note 11)
tr
-
3.5
ns
Fall Time, RCLK
(Note 11)
tf
-
3.5
ns
Delay time from RCLK rising to RDATA(Note 12)
tdcrd
0
-
3.5
ns
Setup time from RCLK falling to RDATA(Note 12)
tscrd
5.0
-
ns
Hold time from RCLK falling to RDATA(Note 12)
thcrd
8.4
-
ns
STS-1 SWITCHING SPECIFICATIONS
(TA = Tmin to Tmax; V+ = 3.3V
±0.3V; GND = 0V; Input: Logic 0 = 0V, Logic 1 = V+ )
Parameter
Symbol
Min
Typ
Max
Units
RCLK Pulse Width
(Note 11, 13)
tpwh
tpwl
8.7
9.645
10.6
ns
EXCLK Duty Cycle(EXCLK Min Rise/Fall time : 5ns)
tpwh1/tpw
40
-
60
%
Rise Time, RCLK
(Note 11)
tr
-
3.5
ns
Fall Time, RCLK
(Note 11)
tf
-
3.5
ns
Delay time from RCLK rising to RDATA(Note 12)
tdcrd
0
-
3.5
ns
Setup time from RCLK falling to RDATA(Note 12)
tscrd
5.0
-
ns
Hold time from RCLK falling to RDATA(Note 12)
thcrd
7.0
-
ns
Note;
10.
Assumes PLL is locked to 44.736 MHz signal.
11.
The sum of the pulse widths must always meet the frequency specifications.
12.
At max load of 10 pF.
13.
Assumes PLL is locked to 51.84 MHz signal.
DIGITAL CHARACTERISTICS
(TA = Tmin to Tmax; V+ = 3.3V
±0.3V; GND = 0V)
Parameter
Symbol
Min
Typ
Max
Units
High-Level Input Voltage
(Note 14)
VIH
(V+) x 0.7
-
(V+)
V
Low-Level Input Voltage
(Note 14)
VIL
GND
-
0.5
V
High-Level Output Voltage(Note 15,16)
IOUT=-40uA
VOH
(V+) x 0.8
-
(V+)
V
Low-Level Output Voltage
IOUT=1.6mA (Note 15), 0.4mA (Note 16)
VOL
GND
-
0.4
V
Input Leakage Current
(Note 17)
±10
uA
Note; 14. Pins RESET
16. Pins RLOS, RLOL
15. Pins RCLK, RPDATA, RNDATA
17. Except RESET
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