参数资料
| 型号： | APA1000-PQ208 |
| 厂商： | Microsemi SoC |
| 文件页数： | 35/178页 |
| 文件大小： | 0K |
| 描述： | IC FPGA PROASIC+ 1M 208-PQFP |
| 标准包装： | 24 |
| 系列： | ProASICPLUS |
| RAM 位总计： | 202752 |
| 输入/输出数： | 158 |
| 门数： | 1000000 |
| 电源电压： | 2.3 V ~ 2.7 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
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ProASICPLUS Flash Family FPGAs
v5.9
2-3
Clock Resources
The ProASICPLUS family offers powerful and flexible
control of circuit timing through the use of analog
circuitry. Each chip has two clock conditioning blocks
containing a phase-locked loop (PLL) core, delay lines,
phase shifter (0
° and 180°), clock multiplier/dividers, and
all
the
circuitry
needed
for
the
selection
and
interconnection of inputs to the global network (thus
providing bidirectional access to the PLL). This permits
the PLL block to drive inputs and/or outputs via the two
global lines on each side of the chip (four total lines).
This circuitry is discussed in more detail in the
Clock Trees
One of the main architectural benefits of ProASICPLUS is
the set of power- and delay-friendly global networks.
ProASICPLUS offers four global trees. Each of these trees
is based on a network of spines and ribs that reach all
the tiles in their regions (Figure 2-4 on page 2-4). This
flexible clock tree architecture allows users to map up to
88 different internal/external clocks in an APA1000
device. Details on the clock spines and various numbers
of the family are given in Table 2-1 on page 2-4.
The flexible use of the ProASICPLUS clock spine allows the
designer to cope with several design requirements. Users
implementing clock-resource intensive applications can
easily route external or gated internal clocks using global
routing spines. Users can also drastically reduce delay
penalties and save buffering resources by mapping
critical high fanout nets to spines. For design hints on
using these features, refer to Actel’s Efficient Use of
ProASIC Clock Trees application note.
Figure 2-3 High-Speed, Very Long-Line Resources
PAD RING
P
A
D
RING
I/O
RING
I/O
RING
High-Speed Very Long-Line Resouces
SRAM
相关PDF资料 |
PDF描述 |
|---|---|
| 8656O09PLTXLF | DSUB CRIMP 9 PIN |
| ASM40DRMN | CONN EDGECARD 80POS .156 WW |
| AGM40DRMN | CONN EDGECARD 80POS .156 WW |
| 24AA04T-I/SN | IC EEPROM 4KBIT 400KHZ 8SOIC |
| APA1000-PQG208 | IC FPGA PROASIC+ 1M 208-PQFP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| APA1000-PQ208A | 功能描述:IC FPGA PROASIC+ 1M 208-PQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ProASICPLUS 标准包装:1 系列:ProASICPLUS LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:129024 输入/输出数:248 门数:600000 电源电压:2.3 V ~ 2.7 V 安装类型:表面贴装 工作温度:- 封装/外壳:352-BFCQFP，带拉杆 供应商设备封装:352-CQFP（75x75） |
| APA1000-PQ208I | 功能描述:IC FPGA PROASIC+ 1M 208-PQFP RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:ProASICPLUS 标准包装:1 系列:ProASICPLUS LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:129024 输入/输出数:248 门数:600000 电源电压:2.3 V ~ 2.7 V 安装类型:表面贴装 工作温度:- 封装/外壳:352-BFCQFP，带拉杆 供应商设备封装:352-CQFP（75x75） |
| APA1000-PQ208M | 制造商:Microsemi Corporation 功能描述:FPGA ProASICPLUS Family 1M Gates 180MHz 0.22um Technology 2.5V 208-Pin PQFP 制造商:Microsemi Corporation 功能描述:FPGA PROASICPLUS 1M GATES 180MHZ 0.22UM 2.5V 208PQFP - Trays |
| APA1000-PQ896A | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:Automotive-Grade ProASIC Flash Family FPGAs |
| APA1000-PQB | 制造商:ACTEL 制造商全称:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
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