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参数资料
| 型号： | APA600-PQ208B |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 600000 GATES, PQFP208 |
| 封装： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件页数： | 117/170页 |
| 文件大小： | 1387K |
| 代理商： | APA600-PQ208B |
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ProASICPLUS Flash Family FPGAs
1- 46
v4.1
Global Input Buffer Delays
Table 1-32 Worst-Case Commercial Conditions
VDDP = 3.0 V, VDD = 2.3 V, TJ = 70°C
Macro Type
Description
Max. tINYH
1
Max. tINYL
2
Units
Std.3
–F
Std.3
–F
GL25
2.5 V, CMOS Input Levels4, No Pull-up Resistor
1.3
1.6
1.0
1.2
ns
GL25S
2.5 V, CMOS Input Levels4, No Pull-up Resistor, Schmitt Trigger
1.3
1.6
1.0
1.2
ns
GL25LP
2.5 V, CMOS Input Levels4, Low Power
1.1
1.2
1.0
1.3
ns
GL25LPS
2.5 V, CMOS Input Levels4, Low Power, Schmitt Trigger
1.3
1.6
1.0
1.1
ns
GL33
3.3 V, CMOS Input Levels4, No Pull-up Resistor
1.0
1.2
1.1
1.3
ns
GL33S
3.3 V, CMOS Input Levels4, No Pull-up Resistor, Schmitt Trigger
1.0
1.2
1.1
1.3
ns
PECL
PPECL Input Levels
1.0
1.2
1.1
1.3
ns
Notes:
1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. Applies to Military/Mil-Std 883B ProASICPLUS devices.
4. LVTTL delays are the same as CMOS delays.
5. For LP Macros, VDDP=2.3 V for delays.
6. All –F parts are only available as commercial.
Table 1-33 Worst-Case Commercial Conditions
VDDP = 3.0V, VDD = 2.3V, TJ = 125°C for Military/Mil-Std 883B
Macro Type
Description
Max. tINYH
1
Max. tINYL
2
Std.
GL25
2.5V, CMOS Input Levels3, No Pull-up Resistor
1.4
1.0
GL25S
2.5V, CMOS Input Levels3, No Pull-up Resistor, Schmitt Trigger
1.4
1.0
GL25LP
2.5V, CMOS Input Levels3, Low Power
1.0
1.1
GL25LPS
2.5V, CMOS Input Levels3, Low Power, Schmitt Trigger
1.4
1.0
GL33
3.3V, CMOS Input Levels3, No Pull-up Resistor
1.1
GL33S
3.3V, CMOS Input Levels3, No Pull-up Resistor, Schmitt Trigger
1.1
PECL
PPECL Input Levels
1.1
Notes:
1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. LVTTL delays are the same as CMOS delays.
4. For LP Macros, VDDP=2.3V for delays.
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