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参数资料
| 型号： | AS3517 |
| 厂商： | ams |
| 文件页数： | 79/94页 |
| 文件大小： | 0K |
| 描述： | IC CODEC AFE AUDIO STER 81-CTBGA |
| 标准包装： | 250 |
| 类型： | 音频编解码器 |
| 应用： | 便携式音频，电话 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 81-TFBGA |
| 供应商设备封装： | 81-CTBGA（9x9） |
| 包装： | 托盘 |
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AS3517 V17
Data Sheet, Confidential
2003-2007, austriamicrosystems AG, 8141 Unterpremstaetten, Austria-Europe. All Rights Reserved.
www.austriamicrosystems.com
Table 82 I2S_PLL_OSC Register
Name
Base
Default
I2S_PLL_OSC
2-wire serial
00h
I2S, PLL and Oscillator Mode Control Registers
Offset: 1Dh
This register is reset at a DVDD-POR.
Bit
Bit Name
Default
Access
Bit Description
7
I2S_MASTER_ON
0
R/W
Switched the I2S master mode on
0: I2S slave mode operation
1: I2S master mode
6
OSC24_PD
0
R/W
Powers the 12-24MHz oscillator down. For operation a 12-
24MHz crystal needs to be connected to pins XIN24/XOUT24.
0: 12-24MHz oscillator enabled
1: powered down
5
I2S_DIRECT
0
R/W
Switches the PWGD pin to an input for an external master
clock (e.g. coming form the CPU). This bit overwrites prior
setting for the PWGD pin. Only valid fro I2S slave mode
operation.
0: disabled
1: enabled
4:3
Q24M_DIVIDER
00
R/W
Sets the divider for Q24M clock output or powers Q24M clock
output buffer down
00: divide by 1
01:divide by 2
10:divide by 4
11: OFF
2:1
PLL_MODE
00
R/W
Preset of PLL bias for the following sampling frequencies
00: reserved
01:16-48kS
10: 8-12kS
11: reserved
0
I2S_DIVIDER_8
0
R/W
Bit 8 of I2S_DIVIDER (Reg. 1Ch)
Please see master clock divider table
Revision 1v3
79
- 93
ams
AG
Technical
content
still
valid
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