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参数资料
| 型号： | AS3693B-ZTQW |
| 厂商： | ams |
| 文件页数： | 7/33页 |
| 文件大小： | 0K |
| 描述： | IC LED CTLR 16-CH W/PWM 64EPTQFP |
| 标准包装： | 1,000 |
| 拓扑： | PWM |
| 输出数： | 16 |
| 内部驱动器： | 是 |
| 类型 - 主要： | 背光 |
| 类型 - 次要： | RGB，白色 LED |
| 输出电压： | 50V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-TQFP 裸露焊盘 |
| 供应商设备封装： | 64-TQFP-EP（10x10） |
| 包装： | 带卷 (TR) |
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AS3693B
5.3 Electrical Characteristics
Table 3 – Analog Electrical Characteristics
austria micro systems
Symbol
Parameter
Min
Typ
Max
Unit
Note
V CURR
Voltage at CURR1 to CURR16
50.0
V
Using 250mV reference
-0.5
+0.5
%
@25C T JUNCTION , excluding
variation of external resistors
Using 250mV reference
-20°C to +100°C
T JUNCTION ,
I CURR,
TOL
Current Source Tolerance
-1.5
+1.5
%
(1)
-20°C to +85°C T AMB , excluding
variation of external resistors;
V(CURRx) <= 4.0V
Using DAC reference
-1.6
+1.6
%
VDAC =250mV ( Data = 0x80 )
@25C T JUNCTION , excluding
variation of external resistors
DAC_INL
DAC INL
-4
+4
LSB DAC integral nonlinearity
V C
V C,GAIN
Automatic Supply Regulation trip
point
Automatic Supply Regulation
gain
0.5
2.0
1
V
mA/V
See section ‘Feedback Circuit
(DCDC_Regulation_Trip_Point)’.
Voltage to current ratio; output
current range typ. 0 to 200uA
T OVTEMP
Over temperature Limit
130
140
150
° C
Maximum junction temperature
(2)
Thyst
Over temperature hysteresis
10
° C
CLK
Internal Clock for PWM
400
500
600
KHz Clock for internal PWM generation
Notes:
1, Accuracy at +100°C guaranteed by design and verified by laboratory characterization
2, If the temperature exceeds the over temperature limit, the PWM will be turned off. If the temperature
decreases, the PWM is activated again. The register settings are not reset.
Table 4 – Digital Input pins characteristics (SDI,VSYNC,HSYNC,SCL,CS)
Symbol
V IH
V IL
Parameter
High Level Input voltage
Low Level Input voltage
Min
1.3
-0.3
Typ
Max
VREG
0.4
Unit
V
V
Note
f _SCL
Maximum SCL Frequency
10
MHz
f _HSYNC
Maximum HSYNC Frequency
10
MHz
Output driver is slew rate limited
( Register: Curreg_Control 0x0D )
SYNC-mode:
t s_VH
Vsync setup time before rising
edge of Hsync
15
ns
PWM values are updated with first
rising edge of Hsync while Vsync = 1
( see 7.3.1.1 )
t h_VH
Vsync hold time after rising edge
of Hsync
15
ns
t s_SCISCL
t h_SCLSCI
t s_CSSCL
Setup time SDI,SCL
Hold time SCL,SDI
Setup time CS,SCL
15
15
15
ns
ns
ns
SPI interface mode
SPI interface mode
SPI interface mode
www.austriamicrosystems.com
Revision 1.21 / 2011-09-30
6 - 32
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