参数资料
型号: AT32UC3C0128C-ALUR
厂商: Atmel
文件页数: 31/110页
文件大小: 0K
描述: IC MCU AVR32 128K FLASH 144LQFP
产品培训模块: AVR® UC3 Introduction
标准包装: 1
系列: AVR®32 UC3 C
核心处理器: AVR
芯体尺寸: 32-位
速度: 66MHz
连通性: CAN,EBI/EMI,以太网,I²C,IrDA,LIN,SPI,UART/USART,USB
外围设备: 欠压检测/复位,DMA,I²S,POR,PWM,WDT
输入/输出数: 123
程序存储器容量: 128KB(128K x 8)
程序存储器类型: 闪存
RAM 容量: 32K x 8
电压 - 电源 (Vcc/Vdd): 3 V ~ 5.5 V
数据转换器: A/D 16x12b,D/A 4x12b
振荡器型: 内部
工作温度: -40°C ~ 85°C
封装/外壳: 144-LQFP
包装: 标准包装
其它名称: AT32UC3C0128C-ALURDKR
27
32117DS–AVR-01/12
AT32UC3C
Figure 4-1.
Overview of the AVR32UC CPU
4.3.1
Pipeline Overview
AVR32UC has three pipeline stages, Instruction Fetch (IF), Instruction Decode (ID), and Instruc-
tion Execute (EX). The EX stage is split into three parallel subsections, one arithmetic/logic
(ALU) section, one multiply (MUL) section, and one load/store (LS) section.
Instructions are issued and complete in order. Certain operations require several clock cycles to
complete, and in this case, the instruction resides in the ID and EX stages for the required num-
ber of clock cycles. Since there is only three pipeline stages, no internal data forwarding is
required, and no data dependencies can arise in the pipeline.
Figure 4-2 on page 28 shows an overview of the AVR32UC pipeline stages.
AVR32UC CPU pipeline
Instruction memory controller
MPU
High
Spe
ed
B
u
s
High
Spe
ed
B
u
s
OCD
system
OCD
in
ter
face
Interrupt
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High
Speed
Bus slave
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B
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s
High Speed Bus master
Power/
Reset
control
Res
et
in
ter
face
CPU Local
Bus
master
CP
U
Lo
cal
Bu
s
Data memory controller
CPU RAM
High Speed
Bus master
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