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参数资料
| 型号： | AT45DB081D-SU-2.5 |
| 厂商： | ATMEL CORP |
| 元件分类： | DRAM |
| 英文描述： | 8-megabit 2.5-volt or 2.7-volt DataFlash |
| 中文描述： | 8M X 1 FLASH 2.7V PROM, PDSO8 |
| 封装： | 0.208 INCH, GREEN, PLASTIC, EIAJ, SOIC-8 |
| 文件页数： | 4/53页 |
| 文件大小： | 1105K |
| 代理商： | AT45DB081D-SU-2.5 |
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4
3596E–DFLASH–02/07
AT45DB081D
3.
Block Diagram
4.
To provide optimal flexibility, the memory array of the AT45DB081D is divided into three levels of granularity comprising of
sectors, blocks, and pages. The “Memory Architecture Diagram” illustrates the breakdown of each level and details the
number of pages per sector and block. All program operations to the DataFlash occur on a page by page basis. The erase
operations can be performed at the chip, sector, block or page level.
Memory Array
Figure 4-1.
Memory Architecture Diagram
FLASH MEMORY ARRAY
PAGE (256/264 BYTES)
BUFFER 2 (256/264 BYTES)
BUFFER 1 (256/264 BYTES)
I/O INTERFACE
SCK
CS
RESET
VCC
GND
WP
SO
SI
S
ECTOR 0a =
8
Pa
g
e
s
2,04
8
/2,112 byte
s
S
ECTOR 0b = 24
8
Pa
g
e
s
6
3
,4
88
/65,472 byte
s
Block = 2,04
8
/2,112 byte
s
8
Pa
g
e
s
S
ECTOR 0a
S
E
Pa
g
e = 256/264 byte
s
PAGE 0
PAGE 1
PAGE 6
PAGE 7
PAGE
8
PAGE 9
PAGE 4,094
PAGE 4,095
B
PAGE 14
PAGE 15
PAGE 16
PAGE 17
PAGE 1
8
B
S
ECTOR ARCHITECTURE
BLOCK ARCHITECTURE
PAGE ARCHITECTURE
BLOCK 0
BLOCK 1
BLOCK
3
0
BLOCK
3
1
BLOCK
3
2
BLOCK
33
BLOCK 510
BLOCK 511
BLOCK 62
BLOCK 6
3
BLOCK 64
BLOCK 65
S
E
S
ECTOR 15 = 256 Pa
g
e
s
65,5
3
6/67,5
8
4 byte
s
BLOCK 2
S
ECTOR 1 = 256 Pa
g
e
s
65,5
3
6/67,5
8
4 byte
s
S
ECTOR 14 = 256 Pa
g
e
s
65,5
3
6/67,5
8
4 byte
s
S
ECTOR 2 = 256 Pa
g
e
s
65,5
3
6/67,5
8
4
byte
s
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