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参数资料
| 型号： | AT80C5112 |
| 厂商： | Atmel Corp. |
| 元件分类： | DC/DC变换器 |
| 英文描述： | DC-DC Converter, 15Watt, Input VDC: ?9~36, Output VDC: 12, Max Output Current(A): 1.25, Package: 2x1, Isolation(VDC): 1500, Operating Temp. -40??C to +75??C, Low Ripple & Noise, High Efficiency up to 85%, Low Profile Metal Package, Continuous Auto-Recovery, Single & Dual Ouput Regulated |
| 中文描述： | 8位微控制器与A / D转换器 |
| 文件页数： | 13/97页 |
| 文件大小： | 1229K |
| 代理商： | AT80C5112 |
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13
AT8xC5112
4191B
–
8051
–
04/03
Clock Prescaler Register
This register is used to reload the clock prescaler of the CPU and peripheral clock.
Table 6.
CKRL - Clock prescaler Register (97h)
Reset value = 1111 1111b
Not bit addressable
Clock Control Register
This register is used to control the X2 mode of the CPU and peripheral clock.
Table 7.
CKCON0 Register (8Fh)
7
6
5
4
3
2
1
0
M
Bit
Number
Bit
Mnemonic
Description
7: 0
CKRL
0000 0000b: Division factor equal 512
1111 1111b: Division factor equal 2
M: Division factor equal 2*(256-M)
7
6
5
4
3
2
1
0
-
WDX2
PCAX2
SIX2
-
T1X2
T0X2
X2
Bit
Number
Bit
Mnemonic Description
7
-
Reserved
6
WdX2
Watchdog clock
(This control bit is validated when the CPU clock X2 is set; when
X2 is low, this bit has no effect)
Clear to select 6 clock periods per peripheral clock cycle.
Set to select 12 clock periods per peripheral clock cycle.
5
PcaX2
Programmable Counter Array clock
(This control bit is validated when the CPU
clock X2 is set; when X2 is low, this bit has no effect)
Clear to select 6 clock periods per peripheral clock cycle.
Set to select 12 clock periods per peripheral clock cycle.
4
SiX2
Enhanced UART clock (Mode 0 and 2)
(This control bit is validated when the
CPU clock X2 is set; when X2 is low, this bit has no effect)
Clear to select 6 clock periods per peripheral clock cycle.
Set to select 12 clock periods per peripheral clock cycle.
3
-
Reserved
2
T1X2
Timer1 clock
(This control bit is validated when the CPU clock X2 is set; when X2
is low, this bit has no effect)
Clear to select 6 clock periods per peripheral clock cycle.
Set to select 12 clock periods per peripheral clock cycle
1
T0X2
Timer0 clock
(This control bit is validated when the CPU clock X2 is set; when X2
is low, this bit has no effect)
Clear to select 6 clock periods per peripheral clock cycle.
Set to select 12 clock periods per peripheral clock cycle
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PDF描述 |
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