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参数资料
| 型号： | AT83SND1CXXX-ROTIL |
| 厂商： | ATMEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | IC,M-991 TEL TONE |
| 中文描述： | 8-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | TQFP-80 |
| 文件页数： | 15/216页 |
| 文件大小： | 2722K |
| 代理商： | AT83SND1CXXX-ROTIL |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页当前第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页
15
AT8xC51SND1C
4109H–8051–01/05
6.4 Registers
Table 5.
CKCON Register
CKCON (S:8Fh) – Clock Control Register
Reset Value = 0000 000Xb (AT89C51SND1C) or 0000 0000b (AT83SND1C)
Table 6.
PLLCON Register
PLLCON (S:E9h) – PLL Control Registe
r
7
6
5
4
3
2
1
0
TWIX2
WDX2
-
SIX2
-
T1X2
T0X2
X2
Bit
Number
Bit
Mnemonic
Description
7
TWIX2
Two-Wire Clock Control Bit
Set to select the oscillator clock divided by 2 as TWI clock input (X2
independent).
Clear to select the peripheral clock as TWI clock input (X2 dependent).
6
WDX2
Watchdog Clock Control Bit
Set to select the oscillator clock divided by 2 as watchdog clock input (X2
independent).
Clear to select the peripheral clock as watchdog clock input (X2 dependent).
5
-
Reserved
The values read from this bit is indeterminate. Do not set this bit.
4
SIX2
Enhanced UART Clock (Mode 0 and 2) Control Bit
Set to select the oscillator clock divided by 2 as UART clock input (X2
independent).
Clear to select the peripheral clock as UART clock input (X2 dependent)..
3
-
Reserved
The values read from this bit is indeterminate. Do not set this bit.
2
T1X2
Timer 1 Clock Control Bit
Set to select the oscillator clock divided by 2 as timer 1 clock input (X2
independent).
Clear to select the peripheral clock as timer 1 clock input (X2 dependent).
1
T0X2
Timer 0 Clock Control Bit
Set to select the oscillator clock divided by 2 as timer 0 clock input (X2
independent).
Clear to select the peripheral clock as timer 0 clock input (X2 dependent).
0
X2
System Clock Control Bit
Clear to select 12 clock periods per machine cycle (STD mode, F
CPU
= F
PER
=
F
/
2).
Set to select 6 clock periods per machine cycle (X2 mode, F
CPU
= F
PER
= F
OSC
).
7
6
5
4
3
2
1
0
R1
R0
-
-
PLLRES
-
PLLEN
PLOCK
Bit
Number
Bit
Mnemonic
Description
7 - 6
R1:0
PLL Least Significant Bits R Divider
2 LSB of the 10-bit R divider.
5 - 4
-
Reserved
The values read from these bits are always 0. Do not set these bits.
3
PLLRES
PLL Reset Bit
Set this bit to reset the PLL.
Clear this bit to free the PLL and allow enabling.
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