- 您现在的位置：买卖IC网 > PDF目录381497 > AT84AD004TD (Atmel Corp.) DUAL 8 BIT 500 MSPS ADC PDF资料下载
参数资料
| 型号： | AT84AD004TD |
| 厂商： | Atmel Corp. |
| 元件分类： | ADC |
| 英文描述： | DUAL 8 BIT 500 MSPS ADC |
| 中文描述： | 双8位500 MSPS的模数转换器 |
| 文件页数： | 17/58页 |
| 文件大小： | 1023K |
| 代理商： | AT84AD004TD |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页当前第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页
17
AT84AD004
5390A–BDC–06/04
Figure 11.
Data Ready Reset
Figure 12.
Data Ready Reset 1:1 DMUX Mode
Note:
The Data Ready Reset is taken into account only 2 ns after it is asserted. The output clock first completes its cycle (if the reset
occurs when it is high, it goes low only when its half cycle is complete; if the reset occurs when it is low, it remains low) and then
only, remains in reset state (frozen to a low level in 1:1 DMUX mode). The next falling edge of the input clock after reset makes
the output clock return to normal mode (after TDR).
DDRB
CLKI or
CLKQ
500 ps
ALLOWED
ALLOWED
FORBIDDEN
FORBIDDEN
1 ns min
500 ps
1 ns min
CLKI or
CLKQ
CLKOI or
CLKOQ
DOIA[0:7] or
DOQA[0:7]
VIN
TA
N
N
DDRB
2 ns
TDR
TDR
Pipeline Delay + TDO
Clock in
Reset
N + 1
相关PDF资料 |
PDF描述 |
|---|---|
| AT84AD004TD-EB | DUAL 8 BIT 500 MSPS ADC |
| AT84AD004VTD | DUAL 8 BIT 500 MSPS ADC |
| AT84AS003VTP | 10-bit 1.5 Gsps ADC With 1:4 DMUX |
| AT84XAS003TP | 10-bit 1.5 Gsps ADC With 1:4 DMUX |
| AT84AS003 | 10-bit 1.5 Gsps ADC With 1:4 DMUX |
相关代理商/技术参数 |
参数描述 |
|---|---|
| AT84AD004TDEB | 制造商:e2v technologies 功能描述:EVALUATION BOARD FOR DUAL-BIT 500 MSPS ADC |
| AT84AD004TD-EB | 制造商:e2v technologies 功能描述:EVAL BOARD DUAL 8 BIT ADC 1 GSPS - Trays |
| AT84AD004VTD | 制造商:ATMEL 制造商全称:ATMEL Corporation 功能描述:DUAL 8 BIT 500 MSPS ADC |
| AT84AS001CTPY | 制造商:e2v technologies 功能描述:ADC SGL 500MSPS 12-BIT LVDS 192PIN EBGA - Trays |
| AT84AS001TP-EB | 制造商:e2v technologies 功能描述:EVAL KIT FOR 12-BIT ADC - Bulk |
发布紧急采购，3分钟左右您将得到回复。