参数资料
| 型号： | AT85C51SND3B1-RTTUL |
| 厂商： | Atmel |
| 文件页数： | 23/119页 |
| 文件大小： | 0K |
| 描述： | IC DECODER/ENCODER DGTL 100-LQFP |
| 标准包装： | 90 |
| 类型： | 音频编码器/解码器 |
| 应用： | 移动电话，手机，视频显示器 |
| 电压 - 电源，数字： | 1.65 V ~ 3.6 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-LQFP（14x14） |
| 包装： | 托盘 |
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119
AT85C51SND3B
7632D–MP3–01/07
Reset Value = 0000 0000b
Table 120. UERST Register
UERST (1.CAh) – USB Endpoint Reset Register
7
6
5
4
3
2
1
0
-
EPRST6
EPRST5
EPRST4
EPRST3
EPRST2
EPRST1
EPRST0
Bit
Number
Bit
Mnemonic Description
7
-
Reserved
The value read from these bits is always 0. Do not set these bits.
6-0
EPRST6:0
Endpoint FIFO Reset Bits
Set to reset the selected endpoint FIFO prior to any other operation, upon
hardware reset or when an USB bus reset has been received. See
Section “Endpoint Reset” for more information.
Then, cleared by software to complete the reset operation and start using the
FIFO.
Table 121. UECONX Register
UECONX (1.CBh) – USB Endpoint Control Register
7
6
5
4
3
2
1
0
-
STALLRQ
STALLRQC
RSTDT
EPNUMS
DFCRDY
EPEN
Bit
Number
Bit
Mnemonic Description
7-6
-
Reserved
The value read from these bits is always 0. Do not set these bits.
5
STALLRQ
STALL Request Handshake Bit
Set to request a STALL answer to the host for the next handshake.
Cleared by hardware when a new SETUP is received. Clearing by software has
no effect.
See Section “STALL Request” for more details.
4
STALLRQC
STALL Request Clear Handshake Bit
Set to disable the STALL handshake mechanism.
Cleared by hardware immediately after the set. Clearing by software has no
effect.
See Section “STALL Request” for more details.
3
RSTDT
Reset Data Toggle Bit
Set to automatically clear the data toggle sequence:
For OUT endpoint: the next received packet will have the data toggle 0.
For IN endpoint: the next packet to be sent will have the data toggle 0.
Cleared by hardware instantaneously. The firmware does not have to wait that
the bit is cleared. Clearing by software has no effect.
2
EPNUMS
Endpoint Number Select Bit
Set to configure the EPNUM used by the DFC.
Clear to select the EPNUM used by the CPU.
1
DFCRDY
DFC Ready Bit
Set to resume/enable the DFC interface.
Clear to pause the DFC interface.
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