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参数资料
| 型号： | AT89C51CC03CA-SLRUM |
| 厂商： | Atmel |
| 文件页数： | 9/198页 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU 64K FLASH 44-PLCC |
| 产品培训模块： | MCU Product Line Introduction |
| 标准包装： | 500 |
| 系列： | AT89C CAN |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 40MHz |
| 连通性： | CAN，UART/USART |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 36 |
| 程序存储器容量： | 64KB（64K x 8） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 2K x 8 |
| RAM 容量： | 2.25K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 5.5 V |
| 数据转换器： | A/D 8x10b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 44-LCC（J 形引线） |
| 包装： | 标准包装 |
| 配用： | AT89OCD-01-ND - USB EMULATOR FOR AT8XC51 MCU |
| 其它名称： | AT89C51CC03CA-SLRUMDKR |
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106
AT89C51CC03
4182O–CAN–09/08
Registers
Table 48. CANGCON Register
CANGCON (S:ABh)
CAN General Control Register
Reset Value = 0000 0x00b
7654
3
2
10
ABRQ
OVRQ
TTC
SYNCTTC
AUTOBAUD
TEST
ENA
GRES
Bit
Number
Bit Mnemonic Description
7ABRQ
Abort Request
Not an auto-resetable bit. A reset of the ENCH bit (message object control
and DLC register) is done for each message object. The pending transmission
communications are immediately aborted but the on-going communication will
be terminated normally, setting the appropriate status flags, TXOK or RXOK.
6OVRQ
Overload frame request (initiator)
Auto-resetable bit.
Set to send an overload frame after the next received message.
Cleared by the hardware at the beginning of transmission of the overload
frame.
5
TTC
Network in Timer Trigger Communication
set to select node in TTC.
clear to disable TTC features.
4
SYNCTTC
Synchronization of TTC
When this bit is set the TTC timer is caught on the last bit of the End Of
Frame.
When this bit is clear the TTC timer is caught on the Start Of Frame.
This bit is only used in the TTC mode.
3
AUTOBAUD
AUTOBAUD
Set to activate listening mode.
Clear to disable listening mode
2TEST
Test mode. The test mode is intended for factory testing and not for customer
use.
1ENA/STB
Enable/Standby CAN Controller
When this bit is set, it enables the CAN controller and its input clock.
When this bit is clear, the on-going communication is terminated normally and
the CAN controller state of the machine is frozen (the ENCH bit of each
message object does not change).
In the standby mode, the transmitter constantly provides a recessive level; the
receiver is not activated and the input clock is stopped in the CAN controller.
During the disable mode, the registers and the mailbox remain accessible.
Note that two clock periods are needed to start the CAN controller state of the
machine.
0GRES
General Reset (software reset)
Auto-resetable bit. This reset command is ‘ORed’ with the hardware reset in
order to reset the controller. After a reset, the controller is disabled.
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PDF描述 |
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参数描述 |
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