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参数资料
| 型号： | AT89C51IC2-RLRUL |
| 厂商： | Atmel |
| 文件页数： | 126/140页 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU 32K FLASH 44-VQFP |
| 产品培训模块： | MCU Product Line Introduction |
| 标准包装： | 1,500 |
| 系列： | 89C |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 40MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 34 |
| 程序存储器容量： | 32KB（32K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1.25K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 44-LQFP |
| 包装： | 标准包装 |
| 产品目录页面： | 616 (CN2011-ZH PDF) |
| 配用： | AT89OCD-01-ND - USB EMULATOR FOR AT8XC51 MCU |
| 其它名称： | AT89C51IC2-RLRULDKR |
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86
AT89C51IC2
4301D–8051–02/08
Description
The CPU interfaces to the 2-wire logic via the following four 8-bit special function regis-
ters: the Synchronous Serial Control register (SSCON; Table 73), the Synchronous
Serial Data register (SSDAT; Table 74), the Synchronous Serial Control and Status reg-
SSCON is used to enable SSLC, to program the bit rate (see Table 66), to enable slave
modes, to acknowledge or not a received data, to send a START or a STOP condition
on the 2-wire bus, and to acknowledge a serial interrupt. A hardware reset disables
SSLC.
In write mode, SSCS is used to select the 2-wire interface and to select the bit rate
source. In read mode, SSCS contains a status code which reflects the status of the 2-
wire logic and the 2-wire bus. The three least significant bits are always zero. The five
most significant bits contains the status code. There are 26 possible status codes. When
SSCS contains F8h, no relevant state information is available and no serial interrupt is
requested. A valid status code is available in SSCS one machine cycle after SI is set by
hardware and is still present one machine cycle after SI has been reset by software.
Table 68.to Table 72. give the status for the master modes and miscellaneous states.
SSDAT contains a byte of serial data to be transmitted or a byte which has just been
received. It is addressable while it is not in process of shifting a byte. This occurs when
2-wire logic is in a defined state and the serial interrupt flag is set. Data in SSDAT
remains stable as long as SI is set. While data is being shifted out, data on the bus is
simultaneously shifted in; SSDAT always contains the last byte present on the bus.
SSADR may be loaded with the 7-bit slave address (7 most significant bits) to which
SSLC will respond when programmed as a slave transmitter or receiver. The LSB is
used to enable general call address (00h) recognition.
Figure 37 shows how a data transfer is accomplished on the 2-wire bus.
Figure 37. Complete data transfer on 2-wire bus
The four operating modes are:
Master Transmitter
Master Receiver
Slave transmitter
Slave receiver
to Figure 41.. These figures contain the following abbreviations:
S : START condition
SDA
SCL
S
start
condition
MSB
1
2
7
8
9
ACK
acknowledgement
signal from receiver
acknowledgement
signal from receiver
1
2
3-8
9
ACK
stop
condition
P
clock line held low
while interrupts are serviced
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