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参数资料
| 型号： | AT89C51RD2-RLRUM |
| 厂商： | Atmel |
| 文件页数： | 106/137页 |
| 文件大小： | 0K |
| 描述： | IC MCU FLASH 8051 EEP 64K 44VQFP |
| 产品培训模块： | MCU Product Line Introduction |
| 标准包装： | 1,500 |
| 系列： | 89C |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 60MHz |
| 连通性： | SPI，UART/USART |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 34 |
| 程序存储器容量： | 64KB（64K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 2K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 44-LQFP |
| 包装： | 标准包装 |
| 配用： | AT89STK-11-ND - KIT STARTER FOR AT89C51RX2 |
| 其它名称： | AT89C51RD2-RLRUMDKR |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页当前第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页
70
4235K–8051–05/08
AT89C51RD2/ED2
Reset Value = 0001 0100b
Not bit addressable
16.3.5.2
Serial Peripheral Status Register (SPSTA)
The Serial Peripheral Status Register contains flags to signal the following conditions:
Data transfer complete
Write collision
Inconsistent logic level on SS pin (mode fault error)
Table 16-4 describes the SPSTA register and explains the use of every bit in the register.
Table 16-4.
SPSTA Register
SPSTA - Serial Peripheral Status and Control register (0C4H)
4
MSTR
Serial Peripheral Master
Cleared to configure the SPI as a Slave.
Set to configure the SPI as a Master.
3
CPOL
Clock Polarity
Cleared to have the SCK set to ’0’ in idle state.
Set to have the SCK set to ’1’ in idle low.
2
CPHA
Clock Phase
Cleared to have the data sampled when the SCK leaves the idle state (see
CPOL).
Set to have the data sampled when the SCK returns to idle state (see
CPOL).
1
SPR1
SPR2 SPR1 SPR0 Serial Peripheral Rate
0
1F
CLK PERIPH /2
0
1F
CLK PERIPH /4
0
1
0 F
CLK PERIPH /8
0
1
1F
CLK PERIPH /16
1
0
0F
CLK PERIPH /32
1
0
1F
CLK PERIPH /64
1
0F
CLK PERIPH /128
1
1Invalid
SPR0
Bit Number
Bit Mnemonic
Description
7
6
5
4
3
2
1
0
SPIF
WCOL
SSERR
MODF
-
Bit Number
Bit
Mnemonic
Description
7
SPIF
Serial Peripheral Data Transfer Flag
Cleared by hardware to indicate data transfer is in progress or has been approved by a
clearing sequence.
Set by hardware to indicate that the data transfer has been completed.
6
WCOL
Write Collision Flag
Cleared by hardware to indicate that no collision has occurred or has been approved by a
clearing sequence.
Set by hardware to indicate that a collision has been detected.
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