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参数资料
| 型号： | ATMEGA128A-ANR |
| 厂商： | Atmel |
| 文件页数： | 5/386页 |
| 文件大小： | 0K |
| 描述： | IC MCU AVR 128K FLASH 64TQFP |
| 产品培训模块： | megaAVR Introduction |
| 标准包装： | 1,000 |
| 系列： | AVR® ATmega |
| 核心处理器： | AVR |
| 芯体尺寸： | 8-位 |
| 速度： | 16MHz |
| 连通性： | EBI/EMI，I²C，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 53 |
| 程序存储器容量： | 128KB（64K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 4K x 8 |
| RAM 容量： | 4K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 数据转换器： | A/D 8x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 64-TQFP |
| 包装： | 带卷 (TR) |
| 其它名称： | ATMEGA128A-ANR-ND ATMEGA128A-ANRTR |
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102
8151H–AVR–02/11
ATmega128A
PWM frequency for the output when using phase correct PWM can be calculated by the follow-
ing equation:
The N variable represents the prescale factor (1, 8, 32, 64, 128, 256, or 1024).
The extreme values for the OCR0 Register represent special cases when generating a PWM
waveform output in the phase correct PWM mode. If the OCR0 is set equal to BOTTOM, the out-
put will be continuously low and if set equal to MAX the output will be continuously high for non-
inverted PWM mode. For inverted PWM the output will have the opposite logic values.
At the very start of Period 2 in Figure 14-7 OCn has a transition from high to low even though
there is no Compare Match. The point of this transition is to guarantee symmetry around BOT-
TOM. There are two cases that give a transition without Compare Match:
OCR0 changes its value from MAX, like in Figure 14-7. When the OCR0 value is MAX the
OCn pin value is the same as the result of a down-counting Compare Match. To ensure
symmetry around BOTTOM the OCn value at MAX must correspond to the result of an up-
counting Compare Match.
The timer starts counting from a higher value than the one in OCR0, and for that reason
misses the Compare Match and hence the OCn change that would have happened on the
way up.
14.8
Timer/Counter Timing Diagrams
Figure 14-8 and Figure 14-9 contain timing data for the Timer/Counter operation. The
Timer/Counter is a synchronous design and the timer clock (clk
T0) is therefore shown as a clock
enable signal. The figure shows the count sequence close to the MAX value. Figure 14-10 and
Figure 14-11 show the same timing data, but with the prescaler enabled. The figures illustrate
when interrupt flags are set.
The following figures show the Timer/Counter in Synchronous mode, and the timer clock (clk
T0)
is therefore shown as a clock enable signal. In asynchronous mode, clk
I/O should be replaced by
the Timer/Counter Oscillator clock. The figures include information on when interrupt flags are
set. Figure 14-8 contains timing data for basic Timer/Counter operation. The figure shows the
count sequence close to the MAX value in all modes other than phase correct PWM mode.
Figure 14-8. Timer/Counter Timing Diagram, No Prescaling
fOCnPCPWM
f
clk_I/O
N 510
------------------
=
clk
Tn
(clk
I/O/1)
TOVn
clk
I/O
TCNTn
MAX - 1
MAX
BOTTOM
BOTTOM + 1
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参数描述 |
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