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参数资料
| 型号： | ATMEGA169PV-8MCHR |
| 厂商： | Atmel |
| 文件页数： | 3/274页 |
| 文件大小： | 0K |
| 描述： | MCU AVR 16KB FLASH 16MHZ 64QFN |
| 产品培训模块： | megaAVR Introduction |
| 标准包装： | 4,000 |
| 系列： | AVR® ATmega |
| 核心处理器： | AVR |
| 芯体尺寸： | 8-位 |
| 速度： | 8MHz |
| 连通性： | SPI，UART/USART，USI |
| 外围设备： | 欠压检测/复位，LCD，POR，PWM，WDT |
| 输入/输出数： | 54 |
| 程序存储器容量： | 16KB（8K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 512 x 8 |
| RAM 容量： | 1K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 数据转换器： | A/D 8x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 64-VQFN 双排裸露焊盘 |
| 包装： | 带卷 (TR) |
| 其它名称： | ATMEGA169PV-8MCHR-ND ATMEGA169PV-8MCHRTR |
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100
8018P–AVR–08/10
ATmega169P
set as output. The PWM waveform is generated by clearing (or setting) the OC0A Register at the
compare match between OCR0A and TCNT0 when the counter increments, and setting (or
clearing) the OC0A Register at compare match between OCR0A and TCNT0 when the counter
decrements. The PWM frequency for the output when using phase correct PWM can be calcu-
lated by the following equation:
The N variable represents the prescale factor (1, 8, 64, 256, or 1024).
The extreme values for the OCR0A Register represent special cases when generating a PWM
waveform output in the phase correct PWM mode. If the OCR0A is set equal to BOTTOM, the
output will be continuously low and if set equal to MAX the output will be continuously high for
non-inverted PWM mode. For inverted PWM the output will have the opposite logic values.
At the very start of period 2 in Figure 14-7 on page 99 OCn has a transition from high to low
even though there is no Compare Match. The point of this transition is to guarantee symmetry
around BOTTOM. There are two cases that give a transition without Compare Match.
OCR0A changes its value from MAX, like in Figure 14-7 on page 99. When the OCR0A value
is MAX the OCn pin value is the same as the result of a down-counting Compare Match. To
ensure symmetry around BOTTOM the OCn value at MAX must correspond to the result of an
up-counting Compare Match.
The timer starts counting from a value higher than the one in OCR0A, and for that reason
misses the Compare Match and hence the OCn change that would have happened on the way
up.
14.8
Timer/Counter Timing Diagrams
The Timer/Counter is a synchronous design and the timer clock (clk
T0) is therefore shown as a
clock enable signal in the following figures. The figures include information on when Interrupt
Flags are set. Figure 14-8 contains timing data for basic Timer/Counter operation. The figure
shows the count sequence close to the MAX value in all modes other than phase correct PWM
mode.
Figure 14-8. Timer/Counter Timing Diagram, no Prescaling
Figure 14-9 on page 101 shows the same timing data, but with the prescaler enabled.
fOCnxPCPWM
f
clk_I/O
N 510
------------------
=
clk
Tn
(clk
I/O/1)
TOVn
clk
I/O
TCNTn
MAX - 1
MAX
BOTTOM
BOTTOM + 1
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参数描述 |
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