参数资料
| 型号： | ATTINY24-20PU |
| 厂商： | Atmel |
| 文件页数： | 77/238页 |
| 文件大小： | 0K |
| 描述： | IC MCU AVR 2K FLASH 20MHZ 14-DIP |
| 产品培训模块： | MCU Product Line Introduction tinyAVR Introduction |
| 标准包装： | 25 |
| 系列： | AVR® ATtiny |
| 核心处理器： | AVR |
| 芯体尺寸： | 8-位 |
| 速度： | 20MHz |
| 连通性： | USI |
| 外围设备： | 欠压检测/复位，POR，PWM，温度传感器，WDT |
| 输入/输出数： | 12 |
| 程序存储器容量： | 2KB（1K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 128 x 8 |
| RAM 容量： | 128 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 数据转换器： | A/D 8x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 14-DIP（0.300"，7.62mm） |
| 包装： | 管件 |
| 产品目录页面： | 612 (CN2011-ZH PDF) |
| 配用： | ATSTK600-RC12-ND - STK600 ROUTING CARD AVR ATSTK600-DIP40-ND - STK600 SOCKET/ADAPTER 40-PDIP ATAVRISP2-ND - PROGRAMMER AVR IN SYSTEM ATSTK505-ND - ADAPTER KIT FOR 14PIN AVR MCU |
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PIC18CXX2
DS39026C-page 166
2000 Microchip Technology Inc.
REGISTER 16-2:
ADCON1 REGISTER
R/W-0
U-0
R/W-0
ADFM
ADCS2
—
PCFG3
PCFG2
PCFG1
PCFG0
bit 7
bit 0
bit 7
ADFM: A/D Result Format Select bit
1
= Right justified. Six (6) Most Significant bits of ADRESH are read as ’0’.
0
= Left justified. Six (6) Least Significant bits of ADRESL are read as ’0’.
bit 6
ADCS2: A/D Conversion Clock Select bit (ADCON1 bits in bold)
bit 5-4
Unimplemented: Read as '0'
bit 3-0
PCFG3:PCFG0: A/D Port Configuration Control bits
Legend:
R = Readable bit
W = Writable bit
U = Unimplemented bit, read as ‘0’
- n = Value at POR reset
’1’ = Bit is set
’0’ = Bit is cleared
x = Bit is unknown
Note:
On any device RESET, the port pins that are multiplexed with analog functions (ANx) are
forced to be an analog input.
ADCON1
<ADCS2>
ADCON0
<ADCS1:ADCS0>
Clock Conversion
0
00
FOSC/2
0
01
FOSC/8
0
10
FOSC/32
0
11
FRC (clock derived from the internal A/D RC oscillator)
1
00
FOSC/4
1
01
FOSC/16
1
10
FOSC/64
1
11
FRC (clock derived from the internal A/D RC oscillator)
A = Analog input D = Digital I/O
C/R = # of analog input channels/# of A/D voltage references
PCFG
AN7
AN6
AN5
AN4
AN3
AN2
AN1
AN0
VREF+VREF-
C / R
0000
A
VDD
VSS
8 / 0
0001
A
VREF+A
A
AN3
VSS
7 / 1
0010
D
A
VDD
VSS
5 / 0
0011
D
A
VREF+A
A
AN3
VSS
4 / 1
0100
D
A
D
A
VDD
VSS
3 / 0
0101
D
VREF+D
A
AN3
VSS
2 / 1
011x
D
——
0 / 0
1000
A
VREF+VREF-
A
AN3
AN2
6 / 2
1001
D
A
VDD
VSS
6 / 0
1010
D
A
VREF+A
A
AN3
VSS
5 / 1
1011
D
A
VREF+VREF-
A
AN3
AN2
4 / 2
1100
D
A
VREF+VREF-
A
AN3
AN2
3 / 2
1101
D
VREF+VREF-
A
AN3
AN2
2 / 2
1110
D
A
VDD
VSS
1 / 0
1111
D
VREF+VREF-
D
A
AN3
AN2
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