参数资料
型号: ATTINY261A-XUR
厂商: Atmel
文件页数: 36/296页
文件大小: 0K
描述: MCU AVR 2KB FLASH 20MHZ 20TSSOP
产品培训模块: tinyAVR Introduction
标准包装: 4,000
系列: AVR® ATtiny
核心处理器: AVR
芯体尺寸: 8-位
速度: 20MHz
连通性: USI
外围设备: 欠压检测/复位,POR,PWM,温度传感器,WDT
输入/输出数: 16
程序存储器容量: 2KB(1K x 16)
程序存储器类型: 闪存
EEPROM 大小: 128 x 8
RAM 容量: 128 x 8
电压 - 电源 (Vcc/Vdd): 1.8 V ~ 5.5 V
数据转换器: A/D 11x10b
振荡器型: 内部
工作温度: -40°C ~ 85°C
封装/外壳: 20-TSSOP(0.173",4.40mm 宽)
包装: 带卷 (TR)
其它名称: ATTINY261A-XUR-ND
ATTINY261A-XURTR
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8197C–AVR–05/11
ATtiny261A/461A/861A
3.
The master set the first bit to be transferred and releases the SCL line (C). The slave
samples the data and shifts it into the USI Data Register at the positive edge of the SCL
clock.
4.
After eight bits containing slave address and data direction (read or write) have been
transferred, the slave counter overflows and the SCL line is forced low (D). If the slave
is not the one the master has addressed, it releases the SCL line and waits for a new
start condition.
5.
When the slave is addressed, it holds the SDA line low during the acknowledgment
cycle before holding the SCL line low again (i.e., the USI Counter Register must be set
to 14 before releasing SCL at (D)). Depending on the R/W bit the master or slave
enables its output. If the bit is set, a master read operation is in progress (i.e., the slave
drives the SDA line) The slave can hold the SCL line low after the acknowledge (E).
6.
Multiple bytes can now be transmitted, all in same direction, until a stop condition is
given by the master (F), or a new start condition is given.
If the slave is not able to receive more data it does not acknowledge the data byte it has last
received. When the master does a read operation it must terminate the operation by forcing the
acknowledge bit low after the last byte transmitted.
13.3.5
Start Condition Detector
The start condition detector is shown in Figure 13-6. The SDA line is delayed (in the range of 50
to 300 ns) to ensure valid sampling of the SCL line. The start condition detector is only enabled
in Two-wire mode.
Figure 13-6.
Start Condition Detector, Logic Diagram
The start condition detector works asynchronously and can therefore wake up the processor
from power-down sleep mode. However, the protocol used might have restrictions on the SCL
hold time. Therefore, when using this feature in this case the Oscillator start-up time set by the
CKSEL Fuses (see “Clock System” on page 24) must also be taken into the consideration. Refer
to the USISIF bit description on page Page 132 for further details.
13.3.6
Clock speed considerations
Maximum frequency for SCL and SCK is f
CK / 2. This is also the maximum data transmit and
receive rate in both two- and three-wire mode. In two-wire slave mode the Two-wire Clock Con-
trol Unit will hold the SCL low until the slave is ready to receive more data. This may reduce the
actual data rate in two-wire mode.
13.4
Alternative USI Usage
The flexible design of the USI allows it to be used for other tasks when serial communication is
not needed. Below are some examples.
SDA
SCL
Write( USISIF)
CLOCK
HOLD
USISIF
DQ
CLR
DQ
CLR
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ATTINY261-ESXZ 制造商:ATMEL 制造商全称:ATMEL Corporation 功能描述:8-bit Microcontroller with 2/4/8K Bytes In-System Programmable Flash
ATTINY261V 制造商:ATMEL 制造商全称:ATMEL Corporation 功能描述:8-bit Microcontroller with 2/4/8K Bytes In-System Programmable Flash
ATTINY261V-10MU 功能描述:8位微控制器 -MCU AVR 2K FLASH 128B EE 128B SRAM ADC RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT