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参数资料
| 型号： | ATTINY461A-XU |
| 厂商： | Atmel |
| 文件页数： | 136/296页 |
| 文件大小： | 0K |
| 描述： | IC MCU AVR 4K FLASH 20MHZ 20TSSP |
| 产品培训模块： | MCU Product Line Introduction tinyAVR Introduction |
| 标准包装： | 74 |
| 系列： | AVR® ATtiny |
| 核心处理器： | AVR |
| 芯体尺寸： | 8-位 |
| 速度： | 20MHz |
| 连通性： | USI |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 16 |
| 程序存储器容量： | 4KB（2K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 256 x 8 |
| RAM 容量： | 256 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 数据转换器： | A/D 11x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 20-TSSOP（0.173"，4.40mm 宽） |
| 包装： | 管件 |
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PIC18CXX8
DS30475A-page 220
Advanced Information
2000 Microchip Technology Inc.
17.8
Synchronization
To compensate for phase shifts between the oscillator
frequencies of each of the nodes on the bus, each CAN
controller must be able to synchronize to the relevant
signal edge of the incoming signal. When an edge in
the transmitted data is detected, the logic will compare
the location of the edge to the expected time (Sync
Seg). The circuit will then adjust the values of phase
segment 1 and phase segment 2, as necessary. There
are two mechanisms used for synchronization.
17.8.1
HARD SYNCHRONIZATION
Hard Synchronization is only done when there is a
recessive to dominant edge during a BUS IDLE condi-
tion, indicating the start of a message. After hard syn-
chronization, the bit time counters are restarted with
Sync Seg. Hard synchronization forces the edge, which
has occurred to lie within the synchronization segment
of the restarted bit time. Due to the rules of synchroni-
zation, if a hard synchronization occurs, there will not
be a resynchronization within that bit time.
17.8.2
RESYNCHRONIZATION
As a result of Resynchronization, phase segment 1
may be lengthened, or phase segment 2 may be short-
ened. The amount of lengthening or shortening of the
phase buffer segments has an upper bound given by
the Synchronization Jump Width (SJW). The value of
the SJW will be added to phase segment 1 (see
Figure 17-7), or subtracted from phase segment 2 (see
Figure 17-8). The SJW is programmable between 1 TQ
and 4 TQ.
Clocking information will only be derived from reces-
sive to dominant transitions. The property that only a
fixed maximum number of successive bits have the
same value, ensures resynchronization to the bit
stream during a frame.
The phase error of an edge is given by the position of
the edge relative to Sync Seg, measured in TQ. The
phase error is defined in magnitude of TQ as follows:
e = 0 if the edge lies within SYNCESEG.
e > 0 if the edge lies before the SAMPLE POINT.
e < 0 if the edge lies after the SAMPLE POINT of
the previous bit.
If the magnitude of the phase error is less than, or equal
to, the programmed value of the synchronization jump
width, the effect of a resynchronization is the same as
that of a hard synchronization.
If the magnitude of the phase error is larger than the
synchronization jump width, and if the phase error is
positive, then phase segment 1 is lengthened by an
amount equal to the synchronization jump width.
If the magnitude of the phase error is larger than the
resynchronization jump width, and if the phase error is
negative, then phase segment 2 is shortened by an
amount equal to the synchronization jump width.
17.8.3
SYNCHRONIZATION RULES
Only one synchronization within one bit time is
allowed.
An edge will be used for synchronization only if
the value detected at the previous sample point
(previously read bus value) differs from the bus
value immediately after the edge.
All other recessive to dominant edges, fulfilling
rules 1 and 2, will be used for resynchronization
with the exception that a node transmitting a dom-
inant bit will not perform a resynchronization, as a
result of a recessive to dominant edge with a pos-
itive phase error.
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参数描述 |
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