参数资料
| 型号： | AX1000-FG484 |
| 厂商： | Microsemi SoC |
| 文件页数： | 12/262页 |
| 文件大小： | 0K |
| 描述： | IC FPGA AXCELERATOR 1M 484-FBGA |
| 标准包装： | 40 |
| 系列： | Axcelerator |
| 逻辑元件/单元数： | 12096 |
| RAM 位总计： | 165888 |
| 输入/输出数： | 317 |
| 门数： | 1000000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 484-BGA |
| 供应商设备封装： | 484-FPBGA（23x23） |
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Axcelerator Family FPGAs
Re vi s i on 18
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FIFO
Every memory block has its own embedded FIFO controller. Each FIFO block has one read port and one
write port. This embedded FIFO controller uses no internal FPGA logic and features:
Glitch-free FIFO Flags
Gray-code address counters/pointers to prevent metastability problems
Overflow and underflow control
Both ports are configurable in various sizes from 4k x 1 to 128 x 36, similar to the RAM block size. Each
port is fully synchronous.
Read and write operations can be completely independent. Data on the appropriate WD pins are written
to the FIFO on every active WCLK edge as long as WEN is high. Data is read from the FIFO and output
on the appropriate RD pins on every active RCLK edge as long as REN is asserted.
The FIFO block offers programmable almost-empty (AEMPTY) and almost-full (AFULL) flags as well as
EMPTY and FULL flags (Figure 2-61):
The FULL flag is synchronous to WCLK. It allows the FIFO to inhibit writing when full.
The EMPTY flag is synchronous to RCLK. It allows the FIFO to inhibit reading at the empty
condition.
Gray code counters are used to prevent metastability problems associated with flag logic. The depth of
the FIFO is dependent on the data width and the number of memory blocks used to create the FIFO. The
write operations to the FIFO are synchronous with respect to the WCLK, and the read operations are
synchronous with respect to the RCLK.
The FIFO block may be reset to the empty state.
Figure 2-61 Axcelerator RAM with Embedded FIFO Controller
CNT 16
E
CNT 16
E
=
AFVAL
AEVAL
>
>=
SUB
16
RCLK
WD
WCLK
CLR
FWEN
FREN
DEPTH[3:0]
RD [n-1:0]
WD [n-1:0]
RCLK
WCLK
RA [J:0]
WA [J:0]
REN
WEN
FULL
AEMPTY
AFULL
EMPTY
RD
PIPE
R
W[2:0]
WW[2:0]
WIDTH[2:0]
RAM
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