参数资料
| 型号： | BD3843FS-E2 |
| 厂商： | Rohm Semiconductor |
| 文件页数： | 6/12页 |
| 文件大小： | 0K |
| 描述： | IC SOUND PROCESSOR 6CH 24SSOP |
| 标准包装： | 2,000 |
| 功能： | 开关 |
| 电路： | 1 x 6:2 |
| 电压电源： | 单/双电源 |
| 电压 - 电源，单路/双路(±)： | 8 V ~ 14.6 V，±4 V ~ 7.3 V |
| 电流 - 电源： | 3mA |
| 工作温度： | -20°C ~ 75°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-SSOP（0.209"，5.30mm 宽） |
| 供应商设备封装： | 24-SSOP |
| 包装： | 带卷 (TR) |
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www.rohm.com
2010.06 - Rev.A
2010 ROHM Co., Ltd. All rights reserved.
Technical Note
BD3843FS,BD3841FS
●
Timing chart
1. Signal timing standards
·
Data is read at the rise of clock.
·
Latch is read at the fall of clock.
·
End latch signal at LOW.
* To avoid malfunctions, clock and data signals must terminate with the LOW state.
1byte=17bit
Fig.1
Parameter
Symbol
Limit
Unit
Min.
Typ.
Max.
Minimum clock width
twc
2.0
－
s
Minimum data width
twd
2.0
－
s
Minimum latch width
twl
2.0
－
s
LOW hold width
twh
2.0
－
s
Data setup time (DATA→CLK)
tsd
1.0
－
s
Data hold time (CLK→DATA)
thd
1.0
－
s
Latch setup time (CLK→LATCH)
tsl
1.0
－
s
Latch hold time (DATA→LATCH)
thl
1.0
－
s
Latch low setup time
ts
1.0
－
s
Latch low hold time
th
1.0
－
s
2. Voltage standards of control signal
Parameter
Conditions
Limits
Unit
Min.
Typ.
Max.(≦Vcc)
“H” input voltage
Vcc=5～7.3V
VEE=-5～-7.3V
2.2
－
5.5
V
“L” input voltage
0
－
1.0
V
CL
（CLOCK）
DA
DATA
LATCH
thd
th
ts
tsl
thl
tsd
twc
twh
twd
twl
tsu
DATA
LATCH
90％
10％
90％
10％
twc
Finish at Low
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