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参数资料
| 型号： | BU-62743B3-112L |
| 厂商： | DATA DEVICE CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 1M bps, MIL-STD-1553 CONTROLLER, BGA128 |
| 封装： | 0.815 X 0.815 INCH, 0.140 INCH HEIGHT, 1 MM PITCH, BGA-128 |
| 文件页数： | 72/93页 |
| 文件大小： | 504K |
| 代理商： | BU-62743B3-112L |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页当前第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页
Data Device Corporation
62743_pre2.DOC
www.ddc-web.com
8-15-01
74
Table 58. CPU Reading Ram or Registers (Shown for 16-Bit, Buffered, Nonzero Wait Mode)
3.3V LOGIC
REF
DESCRIPTION
MIN TYP MAX
UNIT
t12 Output Data valid prior to READYD* falling (@20 MHz) (Note 6)
11
ns
@16 MHz (Note 6)
23
ns
@12 MHz (Note 6)
44
ns
@10 MHz (Note 6)
61
ns
t13 CLOCK IN rising edge delay to READYD* falling (Note 6)
40
ns
t14 READYD* falling to STRBD* rising release time.
∞
ns
t15
STRBD* rising edge delay to IOEN* rising edge and READYD*
rising edge (Note 6)
40
ns
t16 Output Data hold time following STRBD* rising edge.
0
ns
t17 STRBD* rising delay to output Data tri-state
40
ns
t18 STRBD* high hold time from READYD* rising
0
ns
t19 CLOCK IN rising edge delay to output data valid
40
ns
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PDF描述 |
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