C165H
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Data Sheet
2001-04-19
Table of Contents
14.7.3.1
14.7.3.2
14.7.3.3
14.7.4
14.7.5
14.7.5.1
14.7.5.2
14.7.6
14.7.6.1
14.7.6.2
14.7.6.3
14.8
14.8.1
14.8.2
14.8.3
14.8.4
General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
Possible Error Conditions during Transmission of Frames . . . . . . . 339
Transmit Frame Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
General Access to IOM-2 Channels . . . . . . . . . . . . . . . . . . . . . . . . . . 340
Extended Transparent Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
HDLC Controller Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
General HDLC Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
HDLC Transmit/Receive FIFO Interrupt . . . . . . . . . . . . . . . . . . . . . 342
Interrupt Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
IOM-2/HDLC Controller Register Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
Register Description Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
Register Table ordered by Address . . . . . . . . . . . . . . . . . . . . . . . . . . . 344
Detailed Register Description ordered by Address . . . . . . . . . . . . . . . 349
HDLC-Channel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
15
15.1
Watchdog Timer (WDT)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
Operation of the Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
16
Bootstrap Loader
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
17
17.1
System Reset
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
System Startup Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
18
18.1
18.2
18.3
18.4
18.4.1
Power Reduction Modes
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
Idle Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
Power Down Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412
Status of Output Pins during Idle and Power Down Mode . . . . . . . . . . . . 412
Extended Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415
19
19.1
19.2
19.2.1
19.3
19.4
19.4.1
19.4.2
19.5
19.6
19.6.1
19.6.2
System Control Unit (CSCU)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
Operational Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
Overview of CSCU submodules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
XBUS Peripheral Configuration Block . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
System Control Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
Register Write Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
Clock Output Frequency Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
Peripheral Management Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
ID Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430