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参数资料
| 型号： | C8051F336DK |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 8/226页 |
| 文件大小： | 0K |
| 描述： | DEV KIT FOR C8051F336 |
| 标准包装： | 1 |
| 类型： | MCU |
| 适用于相关产品： | C8051F336 |
| 所含物品： | 评估板，电源，USB 线缆，适配器和文档 |
| 产品目录页面： | 626 (CN2011-ZH PDF) |
| 相关产品： | 336-1429-5-ND - IC MCU 16K FLASH 20QFN |
| 其它名称： | 336-1430 |
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Rev.1.0
105
C8051F336/7/8/9
SFR Address = 0xEF
SFR Definition 17.2. RSTSRC: Reset Source
Bit
76543210
Name
FERROR
C0RSEF
SWRSF
WDTRSF
MCDRSF
PORSF
PINRSF
Type
R
R/W
R
R/W
R
Reset
0
Varies
Bit
Name
Description
Write
Read
7
UNUSED Unused.
Don’t care.
0
6FERROR Flash Error Reset Flag.
N/A
Set to ‘1’ if Flash
read/write/erase error
caused the last reset.
5
C0RSEF
Comparator0 Reset Enable
and Flag.
Writing a ‘1’ enables
Comparator0 as a reset
source (active-low).
Set to ‘1’ if Comparator0
caused the last reset.
4SWRSF
Software Reset Force and
Flag.
Writing a ‘1’ forces a sys-
tem reset.
Set to ‘1’ if last reset was
caused by a write to
SWRSF.
3
WDTRSF Watchdog Timer Reset Flag. N/A
Set to ‘1’ if Watchdog
Timer overflow caused the
last reset.
2
MCDRSF Missing Clock Detector
Enable and Flag.
Writing a ‘1’ enables the
Missing Clock Detector.
The MCD triggers a reset
if a missing clock condition
is detected.
Set to ‘1’ if Missing Clock
Detector timeout caused
the last reset.
1PORSF
Power-On / VDD Monitor
Reset Flag, and VDD monitor
Reset Enable.
Writing a ‘1’ enables the
VDD monitor as a reset
source.
Writing ‘1’ to this bit
before the VDD monitor
is enabled and stabilized
may cause a system
reset.
Set to ‘1’ anytime a power-
on or VDD monitor reset
occurs.
When set to ‘1’ all other
RSTSRC flags are inde-
terminate.
0PINRSF
HW Pin Reset Flag.
N/A
Set to ‘1’ if RST pin
caused the last reset.
Note:
Do not use read-modify-write operations on this register
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PDF描述 |
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参数描述 |
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