参数资料
型号: C8051F350-GQ
厂商: Silicon Laboratories Inc
文件页数: 212/234页
文件大小: 0K
描述: IC 8051 MCU 8K FLASH 32LQFP
产品培训模块: Serial Communication Overview
标准包装: 250
系列: C8051F35x
核心处理器: 8051
芯体尺寸: 8-位
速度: 50MHz
连通性: SMBus(2 线/I²C),SPI,UART/USART
外围设备: POR,PWM,温度传感器,WDT
输入/输出数: 17
程序存储器容量: 8KB(8K x 8)
程序存储器类型: 闪存
RAM 容量: 768 x 8
电压 - 电源 (Vcc/Vdd): 2.7 V ~ 3.6 V
数据转换器: A/D 8x24b; D/A 2x8b
振荡器型: 内部
工作温度: -40°C ~ 85°C
封装/外壳: 32-LQFP
包装: 托盘
配用: 336-1165-ND - KIT REFERENCE DESIGN DGTL COMPSS
336-1083-ND - DEV KIT FOR F350/351/352/353
其它名称: 336-1270
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Rev. 1.1
79
C8051F350/1/2/3
9.
Comparator0
C8051F350/1/2/3 devices include an on-chip programmable voltage comparator, Comparator0, shown in
The Comparator offers programmable response time and hysteresis and two outputs that are optionally
available at the Port pins: a synchronous “latched” output (CP0), or an asynchronous “raw” output (CP0A).
The asynchronous CP0A signal is available even when the system clock is not active. This allows the
Comparator to operate and generate an output with the device in STOP mode. When assigned to a Port
pin, the Comparator output may be configured as open drain or push-pull (see Section “18.2. Port I/O Ini-
tialization’ on page 141). Comparator0 may also be used as a reset source (see Section
Figure 9.1. Comparator0 Functional Block Diagram
The Comparator output can be polled in software, used as an interrupt source, and/or routed to a Port pin.
When routed to a Port pin, the Comparator output is available asynchronous or synchronous to the system
clock; the asynchronous output is available even in STOP mode (with no system clock active). When dis-
abled, the Comparator output (if assigned to a Port I/O pin) defaults to the logic low state, and its supply
current falls to less than 100 nA. Comparator inputs can be externally driven from –0.25 V to
(VDD) + 0.25 V without damage or upset. The complete Comparator electrical specifications are given in
The Comparator response time may be configured in software via the CPT0MD register (see SFR Defini-
tion 9.2). Selecting a longer response time reduces the Comparator supply current. See Table 9.1 for com-
plete timing and power consumption specifications.
VDD
CP
T
0
CN
Reset
Decision
Tree
+
-
Q
SET
CLR
D
Q
SET
CLR
D
(SYNCHRONIZER)
GND
CP0 +
CP0 -
CP0EN
CP0OUT
CP0RIF
CP0FIF
CP0HYP1
CP0HYP0
CP0HYN1
CP0HYN0
CPT
0
M
D
CP0RIE
CP0FIE
CP0MD1
CP0MD0
CP0
Interrupt
0
1
0
1
CP0RIF
CP0FIF
0
1
CP0EN
0
1
EA
CP0
(synchronous output)
CP0A
(asynchronous output)
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PDF描述
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