参数资料
型号: C8051T606TDB
厂商: Silicon Laboratories Inc
文件页数: 9/188页
文件大小: 0K
描述: CARD DAUGHTER MSOP SOCKET
标准包装: 1
模块/板类型: MSOP 插口模块
适用于相关产品: C8051T606
产品目录页面: 626 (CN2011-ZH PDF)
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C8051T600/1/2/3/4/5/6
106
Rev. 1.2
22. Port Input/Output
Digital and analog resources are available through eight I/O pins on the C8051T600/1/2/3/4/5, or six I/O
pins on the C8051T606. Port pins P0.0-P0.7 can be defined as general-purpose I/O (GPIO), assigned to
one of the internal digital resources, or assigned to an analog function as shown in Figure 22.1. Port pin
P0.7 is shared with the C2 Interface Data signal (C2D). The designer has complete control over which
functions are assigned, limited only by the number of physical I/O pins. This resource assignment flexibility
is achieved through the use of a Priority Crossbar Decoder. Note that the state of a Port I/O pin can always
be read in the P0 port latch, regardless of the crossbar settings.
The crossbar assigns the selected internal digital resources to the I/O pins based on the Priority Decoder
(Figure 22.3 and Figure 22.4). The registers XBR1 and XBR2, defined in SFR Definition 22.2 and SFR
Definition 22.3, are used to select internal digital functions.
All Port I/Os are 5 V tolerant (refer to Figure 22.2 for the Port cell circuit). The Port I/O cells are configured
as either push-pull or open-drain in the Port Output Mode registers (P0MDOUT). Complete Electrical
Specifications for Port I/O are given in Section “8. Electrical Characteristics” on page 30.
Figure 22.1. Port I/O Functional Block Diagram
XBR0, XBR1,
XBR2 Registers
Digital
Crossbar
Priority
Decoder
SYSCLK
2
(Internal
Di
gital
Si
gnals)
Highest
Priority
Lowest
Priority
P0
I/O
Cells
P0.3
P0.4
8
P0MDOUT,
P0MDIN Registers
SMBus
UART
T0, T1
2
4
PCA
P0
Port Latch
(P0.0-P0.7)
8
CP0
Outputs
2
To Analog Peripherals
(ADC0, CP0, VREF, EXTCLK)
P0.5
P0.6
(‘T600/1/2/3/4/5 Only)
P0.7
P0.2
P0.1
P0.0
(‘T600/1/2/3/4/5 Only)
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PDF描述
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