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参数资料
| 型号： | C80C52TXXX-20SHXXX:D |
| 厂商： | TEMIC SEMICONDUCTORS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CDIP40 |
| 文件页数： | 99/586页 |
| 文件大小： | 25028K |
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188
8272E–AVR–04/2013
ATmega164A/PA/324A/PA/644A/PA/1284/P
with the received data and stop bits. The Parity Error (UPEn) Flag can then be read by software
to check if the frame had a Parity Error.
The UPEn bit is set if the next character that can be read from the receive buffer had a Parity
Error when received and the Parity Checking was enabled at that point (UPMn1 = 1). This bit is
valid until the receive buffer (UDRn) is read.
19.8.6
Disabling the Receiver
In contrast to the Transmitter, disabling of the Receiver will be immediate. Data from ongoing
receptions will therefore be lost. When disabled (that is, the RXENn is set to zero) the Receiver
will no longer override the normal function of the RxDn port pin. The Receiver buffer FIFO will be
flushed when the Receiver is disabled. Remaining data in the buffer will be lost
19.8.7
Flushing the Receive Buffer
The receiver buffer FIFO will be flushed when the Receiver is disabled, that is, the buffer will be
emptied of its contents. Unread data will be lost. If the buffer has to be flushed during normal
operation, due to for instance an error condition, read the UDRn I/O location until the RXCn Flag
is cleared. The following code example shows how to flush the receive buffer.
Note:
19.9
Asynchronous Data Reception
The USART includes a clock recovery and a data recovery unit for handling asynchronous data
reception. The clock recovery logic is used for synchronizing the internally generated baud rate
clock to the incoming asynchronous serial frames at the RxDn pin. The data recovery logic sam-
ples and low pass filters each incoming bit, thereby improving the noise immunity of the
Receiver. The asynchronous reception operational range depends on the accuracy of the inter-
nal baud rate clock, the rate of the incoming frames, and the frame size in number of bits.
19.9.1
Asynchronous Clock Recovery
The clock recovery logic synchronizes internal clock to the incoming serial frames. Figure 19-5
illustrates the sampling process of the start bit of an incoming frame. The sample rate is 16 times
the baud rate for Normal mode, and eight times the baud rate for Double Speed mode. The hor-
izontal arrows illustrate the synchronization variation due to the sampling process. Note the
Assembly Code Example
USART_Flush:
sbis
UCSRnA, RXCn
ret
in
r16, UDRn
rjmp
USART_Flush
C Code Example (1)
void
USART_Flush( void )
{
unsigned char
dummy;
while
( UCSRnA & (1<<RXCn) ) dummy = UDRn;
}
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PDF描述 |
|---|---|
| CT5A1B5C376.800KD12.5 | QUARTZ CRYSTAL RESONATOR, 0.0768 MHz |
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参数描述 |
|---|---|
| C80N | 制造商:POWERBOX 制造商全称:Powerbox 功能描述:1 WATTS 100-8KV SINGLE OUTPUT DC/DC INDUSTRIAL |
| C-80U | 功能描述:固定电感器 20/40A .024/.006 RoHS:否 制造商:AVX 电感:10 uH 容差:20 % 最大直流电流:1 A 最大直流电阻:0.075 Ohms 工作温度范围:- 40 C to + 85 C 自谐振频率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接类型:SMD/SMT 封装 / 箱体:6.6 mm x 4.45 mm |
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| C8-1 | 制造商:Alpha 3 Manufacturing 功能描述: |
| C8100 | 功能描述:变压器音频和信号 VoIP Flyback Xfmr RoHS:否 制造商:Skyworks Solutions, Inc. 频率范围:810 MHz to 960 MHz 初级线圈阻抗: 次级线圈阻抗: 绝缘电压:23 dB 工作温度范围:- 40 C to + 85 C 端接类型:SMD/SMT 尺寸:6 mm L x 4.9 mm W x 1.6 mm H 产品:Splitters and Combiners |
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