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参数资料
| 型号： | CDB4271 |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 10/29页 |
| 文件大小： | 0K |
| 描述： | EVAL BOARD CS4271 STEREO CODEC |
| 标准包装： | 1 |
| 主要目的： | 音频编解码器 |
| 嵌入式： | 是，FPGA / CPLD |
| 已用 IC / 零件： | CS4271 |
| 主要属性： | 立体声 24 位 192 kHz 采样率 |
| 次要属性： | I²S，S/PDIF 输入和输出，模拟输入和输出，GUI |
| 已供物品： | 板，缆线，CD |
| 产品目录页面： | 754 (CN2011-ZH PDF) |
| 相关产品： | CS4271-DZZR-ND - IC CODEC 24BIT 114DB 28-TSSOP CS4271-DZZ-ND - IC CODEC 24BIT 114DB 28-TSSOP 598-1041-5-ND - IC CODEC AUD 24BIT 114DB 28TSSOP |
| 其它名称： | 598-1003 |
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CS4271
18
DS592F1
SWITCHING CHARACTERISTICS - SERIAL AUDIO PORT (Logic "0" = GND = 0 V;
Logic "1" = VL, CL = 20 pF)
Notes: 20. In Control Port Mode, the Ratio[1:0] bits must be configured according to tables 8 and 9 on
Parameter
Symbol
Min
Typ
Max
Unit
Sample Rate
Single Speed Mode
Double Speed Mode
Quad Speed Mode
Fs
4
50
100
-
50
100
200
kHz
MCLK Specifications
MCLK Frequency
Stand-Alone Mode
(note 20)
Control Port Mode
fmclk
1.024
-
25.600
51.200
MHz
MCLK Input Pulse Width High/Low
Stand-Alone Mode
(note 20)
Control Port Mode
tclkhl
16
8
-
ns
MCLK Output Duty Cycle
45
50
55
%
Master Mode
LRCK Duty Cycle
-
50
-
%
SCLK Duty Cycle
-
50
-
%
SCLK falling to LRCK edge
tslr
-10
-
10
ns
SCLK falling to SDOUT valid
tsdo
0
-
32
ns
SDIN valid to SCLK rising setup time
tsdis
16
-
ns
SCLK rising to SDIN hold time
tsdih
20
-
ns
Slave Mode
LRCK Duty Cycle
40
50
60
%
SCLK Period
(note 20)
Single Speed Mode
Double Speed Mode
Quad Speed Mode
tsclkw
-
s
SCLK Pulse Width High
tsclkh
30
-
ns
SCLK Pulse Width Low
tsclkl
48
-
ns
SCLK falling to LRCK edge
tslr
-10
-
10
ns
SCLK falling to SDOUT valid
tsdo
0
-
32
ns
SDIN valid to SCLK rising setup time
tsdis
16
-
ns
SCLK rising to SDIN hold time
tsdih
20
-
ns
Crystal Oscillator Specifications (XTI/XTO)
Crystal Frequency Range
fosc
16.384
-
25.600
MHz
1
128
()Fs
---------------------
1
128
()Fs
---------------------
1
64
()Fs
------------------
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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